執(zhí)行菜單【File】-【Open Project…】命令，在quartus中打開一個(gè)設(shè)計(jì)項(xiàng)目

執(zhí)行菜單【Tools】-【Megawizard Plug-In Manager…】命令，打開Megawizard Plug-In Manager設(shè)置向?qū)?/p>

這里我們是添加一個(gè)全新的宏模塊，所以選擇【Creat a new custom megafunction variation】,點(diǎn)擊【next】按鈕

右上方會(huì)顯示你所用的芯片系列，在左側(cè)樹形列表里選擇你需要的宏模塊，這里選擇【Memory Compiler】-【FIFO】先進(jìn)先出模塊，選擇所要生成的語(yǔ)言和FIFO模塊的存儲(chǔ)路徑及文件名，點(diǎn)擊【next】按鈕

How wide should the FIFO be?后填寫你建立的FIFO位寬多少，How deep should the fifo be?后填寫你的FIFO深度，也就是能裝多少個(gè)數(shù)據(jù)，下一步【next】

一般情況下，FIFO輸出我們只選擇數(shù)據(jù)q[#:0]和empty就可以了，所以去掉empty以為所有項(xiàng)目前的對(duì)勾，下一步【next】

這一步可以默認(rèn)設(shè)置不變，下一步【next】

一般情況下在page 6 of 8 中選擇【Yes（best speed）】，下一步【next】，page7 of 8默認(rèn)不變，下一步【next】

宏模塊向?qū)ё詈笠徊?#xff0c;這里會(huì)顯示向?qū)傻乃形募?#xff0c;及其描述，一般情況下默認(rèn)即可，點(diǎn)擊【finis】保存并退出向?qū)?/p>

我們可以在軟件的【project Navigator】-【Files】中看到我們新添加的宏模塊文件，因?yàn)樵诘?步我們選擇的是Verilog HDL，所以生成文件是Verilog HDL代碼編寫的。