首先感謝 coyoo 博主一直以來在 EDN 上分享他的經驗，也感謝他這次慷慨拿出新作與我們分享。

非常希望能夠拜讀?coyoo 博主的大作，尤其希望對虛擬 JTAG 技術有一個深入的了解。 這里分享一下之前自己優化設計時序時的經驗總結。相同的內容之前已經發在自己的 EDN 博客中了，不算違規吧？ 內容分為五個部分（其實只有三個啦）。

• PART1 引子
• PART2 ISE 綜合選項設置
• PART3 代碼風格
• PART4 高速電路的設計方法
• PART5 結語

PART1 引子 第一次做比較大型的設計，結果真的很悲劇。

布局布線以后，靜態時序分析的結果和自己的預期相差很遠，和綜合后XST的估值也相差很遠。時延里面，route時延占了絕大部分（logic占20%，route占80%）。

惡補了一些資料，給自己的設計總結了三個可能的問題：有些控制信號的扇出太大，沒有做位置約束，不好的代碼風格。

決定在這里記錄自己通向時序收斂的過程。這不是一條平坦的路吧。

PART2 綜合選項設置

?

這里想說一下我對綜合選項的設置。設置的依據是ISE的幫助，網上的資料，以及自己的理解。請大家能為我指正設置得不合理的地方。沒有提及的選項采用缺省設置。采用的EDA軟件是ISE 13.2，綜合器為XST。

【Synthesis Options】

Use Synthesis Constraints File & Synthesis Constraints File：

一般來說，會在implement之前，采用UCF文件對設計進行時序約束。實際上，在synthesis之前，可以先采用XCF文件對設計進行時序約束，以使XST針對時序約束進行synthesis，在synthesis時產生更好的網表。按照網上的說法，XCF中的時序約束應當要比實際需求更緊一些。

XCF文件的實際效果嘛。我談一下自己使用XST的情況吧。XST完成綜合（synthesis）后，會產生一個估計的最大工作頻率。某一次綜合后，我使用XCF文件將最大工作頻率約束的比XST的估值大一些，再重新進行綜合后，XST給出的估值確實增大了少許。大部分時候，在重新綜合后是看不到效果的。至于對最終結果的影響，就不得而知了。

XCF文件的語法與UCF文件完全一致。與UCF不同，ISE沒有為XCF提供編輯的工具，只能自己用文本編輯器編輯。

Keep Hierarchy：

這個選項是設置是否在synthesis與implement中打破設計的層次結構。選項【yes】和【no】很容易理解。選項【soft】的意思則是在綜合時不打破層次結構，而在之后打破層次結構。

個人理解。打破層次結構后，有些信號就變了，不利于分析與約束。而打破層次結構，更有利于電路的優化。

【HDL Options】

FSM Encoding Algorithm：

有限狀態機的編碼方式。我采用了【One-Hot】（獨熱碼）。其優缺點相信大家都非常清楚，不再贅述了。

Case Implementation Style：

case語句的實現方式。使用verilog時，缺省狀態下XST不會把case語句綜合成你想象的結構。這點，大家可以自己寫一段簡單的代碼試試。

以一個獨熱碼狀態機為例：

?

以下是代碼片段： reg [2:0] sta; case(1'b1) sta[2]: ...; sta[1]: ...; sta[0]: ...; endcase ?

?

首先，綜合出來的電路不止判斷一個比特。XST不知道sta只會出現3'b100、3'b010、3'b001三種可能，它會把諸如3'b101這樣的狀態也考慮在內，大概把電路綜合成如下的樣子：

?

以下是代碼片段： reg [2:0] sta; case (sta) 3'b001: ...; 3'b010: ...; 3'b100: ...; default: ...; endcase ?

這樣，采用獨熱碼似乎沒有什么意義。而且因為采用獨熱碼時，sta的比特數比采用格雷碼時更多，復雜度反而還增加了。

另外，XST也可能沒有把case語句轉換為并行結構，而是有優先級的結構。

【Case Implementation Style】中有三個選項：【Full】、【Parallel】與【Full-Parallel】。其中，【Full】針對上述的第一點，向XST說明有些狀態是不可能出現的，讓XST不要考慮太多；【Parallel】讓XST將case語句綜合為并行的電路結構；【Full-Parallel】則是兩者的結合。

對于狀態機，這項設置的影響很大。器件為xc6vlx240t-1ff1156時，同樣代碼的8狀態獨熱碼狀態機，缺省設置時占用11個寄存器、6個查找表，只能工作在575 MHz時鐘頻率下；改為【Full-Parallel】設置后，占用11個寄存器、3個查找表，可以工作在900 MHz時鐘頻率下。

【Xilinx Sepcific Options】

Max Fanout &?Register Duplication： 寄存器的最大扇出。扇出是一個門需要驅動的門數目。如果一個門的扇出很大，那么它的輸出布線將非常擁塞，布線的時延可能就會很長。在時序報告中，如果看到邏輯一條路徑的邏輯時延很短，但布線時延很長，很可能的原因就是信號的扇出太大。這樣，即使設計時保證了此處的組合邏輯很簡單，也無法減少時延。 一個有效的方法是寄存器復制。也就是說，像下圖一樣，為大扇出的門加入一些副本，讓這些完全相同的門來分擔扇出。寄存器復制可以通過代碼來實現，不過顯然，這樣做是非常麻煩的。而【Max Fanout】這個選項，能夠使XST自動實現寄存器復制。在綜合時，通過這個選項為所有寄存器都加上扇出的限制，一旦寄存器的扇出大于設置的值，XST會自動進行寄存器復制。在我的設計中，將最大輸出設為20。 不過這么做沒法解決所有的問題。一方面，XST只能做寄存器復制，對于扇出大的組合邏輯，就沒有辦法了；另一方面，XST也無法跨越模塊進行優化。對于第一個問題，可以對大扇出的組合邏輯一級寄存器緩沖一下，這樣就可以復制了。對于第二個問題，采用扁平化的設計是一種方法，不過這樣會為設計帶來很大的困難。另一種方法，是在模塊的邊界處加入寄存器，即對模塊的輸入輸出都進行緩存。這是比較推薦的做法。 順便提一句，在【Map Properties】中，同樣有【Register Duplication】的選項。該選項是根據時序約束（而非對扇出的限制）來進行寄存器復制。 Equivalent Register Removal： 把設計中等效的寄存器去掉，合并為一個。顯然，這個選項讓人感覺與【Register Duplication】是互斥的。但是，在設置時，這兩個選項是能夠同時勾選的。因為不知道同時勾選的效果會是怎樣的，我把這個選項前面的復選框去掉了。 要點總結

• case 語句未必被綜合為并行電路。需要并行電路的話，需要設置【HDL Options】中的【Case Implementation Style】。
• 配合【Max Fanout】與【Register Duplication】來進行全局的寄存器復制，以減小扇出。

PART3 代碼風格 引子中提到的那個設計，已經基本完成了。優化后，電路工作的時鐘頻率提升了一倍左右，還是有明顯效果的。 在通向時序收斂的路途中，Xilinx的一些白皮書、《高級FPGA設計-結構、實現和優化》、特權與rickysu等前輩的博文，都對我有很大的幫助。不過，在這一過程中，我還是強烈地感覺到相關的資料太少、太簡略。 現在回頭想想，能夠理解這種現象的原因了。畢竟是進行FPGA設計，完成設計后，大量的工作還是要交給EDA工具。這之中，能夠人為干涉的內容有限，干涉的效果也未必好。改進時序的過程中，主要的工作還是在靜態時序分析的基礎上優化代碼。 因此，我們要做的其實還是：在設計時寫出那些能夠被EDA工具高效綜合、便于EDA工具優化的具有良好代碼風格的HDL程序。在FPGA開發的過程中，我深深地體會到HDL是非常容易被誤用的。尤其是在初學的時候，因為對電路的理解不夠深，常常寫出一些綜合效率很低的代碼。或許，針對HDL的也需要一本《Effective C++》吧！ 在這個部分中，主要介紹一些有利于優化電路時序的代碼風格。這些內容主要來源于我自己對于專著與Xilinx的白皮書的理解，如果有理解錯誤的地方，還請指正。 1. 復位 能不用復位就不用復位；不能的話，采用同步復位。 從學習FPGA開始，大量的示例代碼中，模塊都帶有一個異步復位端口。這本身沒有什么問題：有些電路，比如計數器、狀態機，寄存器沒有初值的結果是災難性的；而FPGA中的寄存器單元又具有異步復位的引腳，何樂而不為？ 然而，在大型設計中，這卻真的會帶來一些問題。 首先，如果所有模塊都帶有復位端口，復位信號就會具有很大的扇出，導致布線擁塞，影響電路的速度。而且大扇出信號到達不同模塊的時間，會有很大的差距。 XST本身會對這種扇出極大的信號（時鐘、復位等）進行處理：將大扇出的信號接到BUFG上，以緩解大扇出信號的各種問題。不過，ISE映射（MAP）時對連接BUFG的管腳的類型有要求（必須為時鐘管腳），否則將報錯。如果確實無法采用時鐘管腳作為復位管腳，可在UCF文件中添加語句放寬這一限制（具體的語句忘了，如果真出現了這一錯誤，在ISE的錯誤報告中會告知解決方案）。 復位的另一個問題，是阻止了綜合器可能進行的一些優化，從而同時影響電路的速度與面積。這其中一個典型的例子，就是當移位寄存器具有復位信號時，便無法采用SRL單元實現。其它的這一類問題主要是因為異步復位造成的，將在之后介紹異步復位的內容中介紹。 其實，在FPGA設計中，有許多模塊確實不需要復位。在設計時，認真考慮一下這一點，去掉那些無用的復位信號。 下面來談談異步復位的問題。 異步復位的一個常見問題，是亞穩態問題。這一問題在很多資料中均有闡述。簡單來說，就是異步復位信號的釋放可能正好發生在寄存器的保持/建立時間內。這樣，復位是否被釋放是一種隨機的狀態：有些寄存器處于復位狀態，而有些寄存器的異步復位信號則已經釋放，導致不可重復的隨機錯誤。這種錯誤如下圖所示。 另外，異步復位將阻止綜合器對電路進行優化。前文提到過，當有些電路具有復位信號后，綜合器就無法對其進行一些優化。而另一種更常見的情況是，綜合器能夠針對同步復位的電路進行一些優化，而對異步復位的電路，則無法進行這些優化。在Xilinx的白皮書WP231《HDL Coding Practices to Accelerate Design Performance》中，舉了一些這類的例子。比如：

• 同步復位電路能夠被綜合為性能更好的基于硬核（塊RAM、DSP等）的電路，異步復位電路則不能。
• 綜合器能夠將同步復位信號與其它信號放在一起優化，而異步復位信號只是復位信號。

綜上所述，同步復位要優于異步復位。采用同步復位時出現亞穩態的可能性很小，而且電路可得到更好的優化。 一些資料中提到，與異步復位相比，同步復位需要更多的寄存器（如下圖所示）。不過，實際上不用擔心這點：較新的Xilinx器件中的寄存器都具有專門的同步復位端口，不需要額外的寄存器實現同步復位。 2. 條件判斷語句 在HDL代碼中，盡量不要使用多層嵌套的條件判斷語句。 這么做的原因是多層嵌套的代碼將被綜合為具有優先級的電路。其中，最典型的例子是狀態機。 以一個4狀態的獨熱碼狀態機為例。

以下是代碼片段： ? ? ?reg [0:3] sta; ? ? ?always@(posedge clk) ? ? ?if (sta[0]) ...; ? ? ?end else if (sta[1]) ...; ? ? ?end else if (sta[2]) ...; ? ? ?end else if (sta[3]) ...;

如果使用上述代碼實現狀態機，綜合出的電路是具有優先級的電路。而如果采用下面的代碼實現，并如 PART2 中所述，將【HDL Options】中的【Case Implementation Style】設為【Full-Parallel】，則綜合出的電路為并行結構，關鍵路徑明顯減小。

以下是代碼片段： ? ? ?reg [0:3] sta; ? ? ?always@(posedge clk) ? ? ?case(1'b1) ? ? ?sta[0]: ...; ? ? ?sta[1]: ...; ? ? ?sta[2]: ...; ? ? ?sta[3]: ...; ? ? ?endcase

兩者的差別可以參考下面的示意圖（A為優先級結構，B為并行結構）。注意，只是示意圖，實際的電路與之有較大差別。 可以看到，在第一段代碼中，由于sta[0]、sta[1]、sta[2]、sta[3]的優先級依次遞減，綜合而成的優先級電路中有很長的組合邏輯鏈路，嚴重影響電路的速度；而第二段代碼綜合出的是并行電路，其關鍵路徑要短不少。我對8狀態的狀態機進行了測試，并行電路的關鍵路徑僅有優先級電路的一半。 為什么綜合器沒有把功能相同的電路優化為相同的結構？答案是兩者的邏輯其實并不相同。考慮sta為4'b0101的情況，優先級電路的輸出與sta為4'b0100時的輸出一致；而并行電路的輸出則未知（這里指電路是并行結構；如果代碼是并行的，但未開啟之前所述的【Full-Parallel】選項，也將被綜合為優先級電路）。 所以說，綜合器并沒有問題。如果可能出現4'b0101，確實需要優先級電路，否則電路將出現異常。但是，在獨熱碼狀態機中，不會出現4'b0101的情況，使用優先級電路，是一種浪費。 在實際設計時，有時候無法避免多層嵌套的邏輯。并不是什么時候都有替代的并行電路，該嵌套的時候還是得嵌套，畢竟實現功能是首要的目的。如果關鍵路徑確實無法滿足需求，就需要考慮進行一些電路結構上的變換了。這部分內容，將在 PART4 中闡述。 3. 模塊的輸入輸出寄存器 通常需要用寄存器對模塊的輸入與輸出進行緩存。 對于連接至其它異步電路的輸入輸出，緩存是必須的。否則，可能導致錯誤。此時，用寄存器緩存輸入，能夠減小亞穩態發生的概率；用寄存器緩存輸出，能夠消除組合邏輯競爭與冒險帶來的毛刺。 如果輸入輸出連接的是同步電路呢？這時候，不緩存輸入輸出不會引發錯誤，但緩存仍有一定的必要性。 一方面，是基于寄存器復制的需求來考慮的。如 PART2 中所述，綜合器無法進行跨模塊的寄存器復制。未經緩存的輸入輸出，即使扇出很大，也不會被復制。 另一方面，不緩存輸入輸出，容易在模塊連接處形成關鍵路徑。與緩存輸入輸出的模塊相比，不緩存的模塊的輸入輸出門延時要大不少。雖然也會去注意控制輸入輸出門延時的大小，但是畢竟外部的情況是未知的，不確定的因素太多。與其如此，倒不如為輸入輸出添加緩存，將輸入輸出門延時降到最低。 當然，也不是所有模塊都必須緩存輸入輸出。比如，只完成子模塊連接的頂層模塊，就不該緩存輸入輸出（其實都在子模塊內部完成緩存了）。 另外，電路內部的一些同步子模塊，如果能夠確保扇出不大，并且模塊之間不形成關鍵路徑的話，也可以考慮不緩存輸入輸出。不管怎么說，緩存需要占用資源，還帶來一個時鐘周期的延遲，并非免費的午餐。 總結

• 能不用復位就不用復位；不能的話，采用同步復位。
• 盡量不要使用多層嵌套的條件判斷語句。
• 一般情況下，需要用寄存器對模塊的輸入與輸出進行緩存。
• PART4 高速電路的設計方法 在上一個部分中，說明了幾種自己總結的利于設計出高速電路的代碼風格。這里其實暗含著下面這樣的場景：電路已經設計好了，而且已經很棒，只是需要用風格良好的 HDL 代碼進行輸入，以保證綜合出的電路和設計的一樣好。 而在這一部分中，想討論一下怎樣設計高速電路。可以說，是進行 HDL 輸入前的工作。 最初的時候，是沒有這個部分的。原因是這部分并非是自己總結的內容，更多還是從前輩們那兒吸取的經驗。不過，少了這個部分，感覺有點缺乏完整性。畢竟 PART3 和 PART4 的內容，只是一些小技巧。而且我想了一下，將獲取的知識再整理整理，也沒有什么不好的。 因此，這部分內容是我對 Steve Kilts 的《高級 FPGA 設計：結構、實現和優化》第 1 章 1.3 節（4 至 13 頁）的總結。讀過這本書的朋友可以跳過這個部分了。其中的例子大都是我自己歸納后想出的簡單例子，可能還有些不妥之處，還請各位朋友指出。 這里強烈推薦這本書。一般的 FPGA 書中，講流程、接口的多，講電路結構的感覺比較少，而這本書涉及的還挺多的；而比起 Parhi 的《VLSI 數字信號處理系統：設計與實現》這種比較純粹的 IC 設計的專著（當然這本也很好），這本書又和 FPGA 有著非常緊密的聯系。 1 增加寄存器層次 通過在組合邏輯中插入一級寄存器來優化關鍵路徑。 考慮下圖所示的三輸入加法器。此時電路的關鍵路徑為兩個加法器的門延時。

  以下是代碼片段： always @ (posedge clk) begin ? ? ?// 第一層 ? ? ?a_d <= a; ? ? ?b_d <= b; ? ? ?c_d <= c; ? ? ?// 第二層 ? ? ?s <= m+c_d; end assign m = a_d+b_d;

  通過在兩個加法器之間引入一級寄存器，能夠將關鍵路徑縮短為一個加法器的門延時。當然，這會帶來一個周期的時延，同時也引入了多余的寄存器，增加了電路面積。

  以下是代碼片段： always @ (posedge clk) begin ? ? ? ? ? // 第一層 ? ? ?a_d <= a; ? ? ?b_d <= b; ? ? ?c_d <= c; ? ? ?// 第二層 ? ? ?c_2d <= c_d; ? ? ?m <= a_d+c_d; ? ? ?// 第三層 ? ? ?s <= m+c_2d; end

  2 并行結構 與通常所說的通過增加并行路數從而提高吞吐量的并行架構不同，這里指的是通過重新組織組合邏輯的結構，來優化關鍵路徑。 考慮一個鏈狀的四輸入加法器電路。其關鍵路徑為三個加法器的門延時。

  以下是代碼片段： assign m1 = a+b; assign m2 = c+m1; assign s ?= d+m2;

  如果采用樹狀結構，則關鍵路徑僅為兩個加法器的門延時。

  以下是代碼片段： assign m1 = a+b; assign m2 = c+d; assign s ?= m1+m2;

  3 去除電路中的優先級編碼 這點就是 PART3 中所說的“盡量不要使用多層嵌套的條件判斷語句”。 考慮一個四狀態的獨熱碼狀態機，采用優先級編碼的電路有四層組合邏輯。

  以下是代碼片段： ? ? ?reg [0:3] sta; ? ? ?always@(posedge clk) ? ? ?if (sta[0]) ...; ? ? ?end else if (sta[1]) ...; ? ? ?end else if (sta[2]) ...; ? ? ?end else if (sta[3]) ...;

  而如果使用 case 語句，并在【綜合選項】中設置好對應的項目（見 PART2），得到的非優先級編碼電路則是并行結構，速度更快。

  以下是代碼片段： ? ? ?reg [0:3] sta; ? ? ?always@(posedge clk) ? ? ?case(1'b1) ? ? ?sta[0]: ...; ? ? ?sta[1]: ...; ? ? ?sta[2]: ...; ? ? ?sta[3]: ...; ? ? ?endcase

  這里需要強調的是，如果電路的邏輯確實需要優先級，還應該使用嵌套的條件判斷語句，而不該盲目采用無優先級的電路。 4 寄存器平衡（重定時） 電路的速度，是由關鍵路徑決定的。因此在設計電路時，如果有一條路徑的門延時特別長，其它路徑的門延時再短，該電路的速度也仍然很慢。因此，設計電路時，可以通過改變寄存器的位置，使得各路徑的門延時變得平均，以達到提高電路速度的目的。 考慮下面的五輸入加法器。可以看到，第一級寄存器和第二級寄存器之間的路徑長度是一個加法器的門延時，而第二級寄存器和第三級寄存器之間的關鍵路徑長度是三個加法器的門延時。因此，整個電路的關鍵路徑長度是三個加法器的門延時。

  以下是代碼片段： always @ (posedge clk) begin ? ? ?// 第一層 ? ? ?a_d <= a; ? ? ?b_d <= b; ? ? ?c_d <= c; ? ? ?d_d <= d; ? ? ?e_d <= e; ? ? ?// 第二層 ? ? ?m1 <= a_d+b_d; ? ? ?c_2d <= c_d; ? ? ?d_2d <= d_d; ? ? ?e_2d <= e_d; ? ? ?// 第三層 ? ? ?s <= m4; end assign m2 = m1+c_2d; assign m3 = m2+d_2d; assign m4 = m3+e_2d;

  經過寄存器平衡后，輸入輸出之間的邏輯關系沒有改變，但兩條路徑的長度都變為兩個加法器的時延，整個電路的關鍵路徑長度縮短為兩個加法器的時延。

  以下是代碼片段： always @ (posedge clk) begin ? ? ?// 第一層 ? ? ?a_d <= a; ? ? ?b_d <= b; ? ? ?c_d <= c; ? ? ?d_d <= d; ? ? ?e_d <= e; ? ? ?// 第二層 ? ? ?m2 <= m1+c_d; ? ? ?d_2d <= d_d; ? ? ?e_2d <= e_d; ? ? ?// 第三層 ? ? ?s <= m4; end assign m1 = a_d+b_d; assign m3 = m2+d_2d; assign m4 = m3+e_2d;

  在《高級 FPGA 設計：結構、實現和優化》中，還有一種“重新安排路徑”的策略。對于這點，可能我的理解還不夠深，感覺這一策略和上面第二種策略類似：都是通過重新組織組合邏輯的結構，以提升電路速度。此處就不對這種策略進行詳細的說明了。 總結
  • 最基本的策略：在組合邏輯中插入寄存器，通過引入時延與增大電路面積來提升電路速度。
  • 組合電路設計策略：提升組合邏輯的并行度，縮短門延時。
  • 條件判斷電路設計策略：不需要優先級編碼的話，采用無優先級的電路。
  • 整體設計策略：移動寄存器位置，平衡各組合邏輯路徑的門延時。
  PART5 結語 關于前一段時間優化電路速度工作的總結到這里就結束了。 其實之前還打算通過使用位置約束，將各個模塊約束在較小的范圍內，以使 EDA 軟件實現出更優化的電路。不過因為經驗不足，實際操作時位置約束后性能反而更差。關于這點，還需要進一步的研究，也請朋友們指導一二。 （全文完）
  

總結

以上是生活随笔為你收集整理的FPGA经验分享——时序收敛之路的全部內容，希望文章能夠幫你解決所遇到的問題。

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