脈沖邊沿的特性：兩側(cè)電平發(fā)生了變化

思路：設(shè)計(jì)兩個(gè)或多個(gè)一位的寄存器，用來接收被檢測的信號，系統(tǒng)時(shí)鐘來一次記一次輸入信號，如果用了兩個(gè)寄存器直接異或就可以了。

module edge_detect(input clk,input rst_n, input data_in, output raising_edge_detect, output falling_edge_detect, output double_edge_detect); reg data_in_d1; reg data_in_d2;always @ (posedge clk,negedge rst_n) beginif(!rst_n)begin data_in_d1 <= 1'b0; data_in_d2 <= 1'b0; end elsebegin data_in_d1 <= data_in; data_in_d2 <= data_in_d1;end end assign raising_edge_detect = data_in_d1 & (~data_in_d2);//上升沿 assign falling_edge_detect = ~data_in_d1 & data_in_d2;//下降沿 assign double_edge_detect = data_in_d1 ^ data_in_d2;//雙邊沿 endmodule

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總結(jié)

以上是生活随笔為你收集整理的FPGA边沿检测Verilog实现（包含上升沿，下降沿，双边沿）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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