systemverilog中的隨機(jī)化激勵(lì)

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中的隨機(jī)化激勵(lì)

SystemVerilog

謗璉蔥芯集成電路設(shè)謗公司 揚(yáng)鑫泠謹(jǐn)俊揀競(jìng)霧 菱宇聞

摘要：隨著集成電路的驗(yàn)證工作日漸麓雜，對(duì)驗(yàn)證的可靠性提出了越來越離的要求。傳統(tǒng)的驗(yàn)證工作中

了利用隨祝純激勵(lì)瓣數(shù)烈提高驗(yàn)證代碼的效率爭(zhēng)驗(yàn)證可靠檻的重要姓。本文越刪癢為鑭，燜述了如

埔方法，以幫助讀者理解如何使用SystemVerilog高效率地完成復(fù)雜的譴計(jì)驗(yàn)證。

關(guān)鍵字：VMMSystemVerilog激勵(lì)隨機(jī)化

1．前言 稅制，這使得符合規(guī)范的隧機(jī)化激勵(lì)組件熊夠很好

域氍多個(gè)設(shè)計(jì)間復(fù)用，這更進(jìn)一步地提高了驗(yàn)證工

隨著電路工藝設(shè)計(jì)技術(shù)的不斷發(fā)展，集成電路 作的效率和可靠性。

游逡輯設(shè)亍}變?nèi)斐霃?fù)雜，疆之對(duì)駿螽至工傳提出

了更高的要求。囊予投片(tip-out)的贊爝較高，程2．在驗(yàn)證巾使用隧毫蓮純激獺

澍必要在投片前對(duì)芯片設(shè)計(jì)進(jìn)行全面、可信的驗(yàn)證，

Under

Test，

以盡量減少“設(shè)計(jì)——測(cè)試——投片——調(diào)試一 在驗(yàn)證中，可以依照DUT(Design

發(fā)現(xiàn)Bug修改設(shè)計(jì)”這一流程的迭代次數(shù)。因此在 被測(cè)設(shè)計(jì)，以下籬稱DUT)的驗(yàn)證要求來設(shè)計(jì)定向

爨裁毫臻芯1弩匏沒跨孛，尤其是復(fù)雜滋輟波詩中，對(duì) 懿激瓣，蒡?qū)φ誅UT懿疆麓穗瘟，薅人王秘方法采

溯試工作的效率和可囂性提出了更高的簧求。 判斷設(shè)計(jì)是否正確。傻也可以使用隨機(jī)詫激赫來驅(qū)

在傳統(tǒng)的驗(yàn)汪方法中，也有將激勵(lì)隨機(jī)化的方 動(dòng)DUT，并使用特定的機(jī)制來完成響應(yīng)的自檢測(cè)。

法，這樣可以用較少的測(cè)試代碼生成較岔、較全面的 利用隨機(jī)化來產(chǎn)生激勵(lì)可以看作一種近似的自

測(cè)試激勵(lì)。這些方法減少了人為因素的干擾，能有效 動(dòng)他激勵(lì)產(chǎn)生，因?yàn)殡S機(jī)純足夠長(zhǎng)的對(duì)閹詹，所生成

堍挺蹇驗(yàn)證翡l二終效率纛露豢鏊。 靜激瓣霹數(shù)覆蓋絕大郝分豹待驗(yàn)涯舞洼。毽莛繾粹

的隧枧化激勵(lì)效率并不高，因?yàn)槠渲姓_的，或是有

在SystemVerilog中，強(qiáng)調(diào)在驗(yàn)證巾使糟可重用

的驗(yàn)證IP，包括如何生成隨機(jī)化激勵(lì)。對(duì)于如何盡 意義的激勵(lì)只占很少一部分。必須使用一定的約束

可能地使用已有的驗(yàn)征IP，以及編寫符合標(biāo)準(zhǔn)的可 條件限制隨機(jī)化的范嗣，從而產(chǎn)生大量隨機(jī)而有意

義的激融。

纛瘸驗(yàn)證組件，SystemVerilog提供了一熬套的工痿

hRo：I／www．cicmag、Corn

萬方數(shù)據(jù)

3在SystemVeriIog中

使用隨機(jī)化激勵(lì) 相關(guān)的，提供了測(cè)試平臺(tái)對(duì)DUT的抽象和底層信號(hào)

連接。激勵(lì)生成器則是測(cè)試平臺(tái)中的激勵(lì)源，編寫適

當(dāng)?shù)募?lì)發(fā)生器，就能夠方便靈活地產(chǎn)生各種所需

SystemVerilog極大地?cái)U(kuò)展了驗(yàn)證的編寫方式，

的激勵(lì)。

SystemVerilog引入了面向?qū)ο蟮母拍?#xff0c;強(qiáng)調(diào)基于已

有驗(yàn)證庫或驗(yàn)證JP，按照面向?qū)ο蟮姆椒ň帉懣芍?/p>

總結(jié)

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