2015-08-20 周四 晴

http://blog.chinaaet.com/detail/40060

?SystemVerilog中包含并發(fā)斷言和即時(shí)斷言兩種類型的斷言。所謂并發(fā)斷言就是在時(shí)鐘邊沿對(duì)變量進(jìn)行采樣并完成測(cè)試表達(dá)式的計(jì)算，它可以在模塊、接口、過(guò)程塊或程序中定義。這里有一點(diǎn)是需要聲明的，對(duì)于變量的采樣值是時(shí)鐘邊沿前一時(shí)刻相應(yīng)變量的值。而即時(shí)斷言只能在過(guò)程塊中定義的，測(cè)試表達(dá)式的計(jì)算跟Verilog HDL過(guò)程塊中的行為一樣，即一旦事件發(fā)生變化則表達(dá)式立刻被求值。接下來(lái)通過(guò)modelsim對(duì)這兩類的斷言進(jìn)行仿真測(cè)試，給大家一個(gè)直觀的理解。

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2012-10-15 周一 晴

學(xué)習(xí)來(lái)源：http://wenku.baidu.com/view/0c76d0244b35eefdc8d333ad.html

http://wenku.baidu.com/view/f5821f34eefdc8d376ee32ad.html?

Useful SystemVerilog System Tasks

Useful SystemVerilog System TasksTask NameDescription

$sscanf(str,format,args);	$sscanf 將字符串按照某個(gè)模板格式進(jìn)行掃描，其字符串格式和C語(yǔ)言中的printf()函數(shù)類似
$sformat(str,format,args);	$sformat是$sscanf的反函數(shù)。將字符串按照給定的格式填入相應(yīng)的參數(shù)args中
$display(format,args);	$display就是Verilog的printf語(yǔ)句，在stdout上顯示格式化的字符串
$sformatf(format,args);	$sformatf任務(wù)和$sformat相似，除了其返回字符串結(jié)果。字符串作為$sformatf的返回值，而不是像$sformt一樣放在第一個(gè)參數(shù)上。

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2012-10-11? 周四 晴

SystemVerilog for Verification, third edition中相關(guān)代碼下載：?http://chris.spear.net/systemverilog/

SystemVerilog for Design Book Examples中相關(guān)代碼下載:http://www.sutherland-hdl.com/

求助questasim跑sv DPI tutorial時(shí)遇到的錯(cuò)誤：來(lái)源http://bbs.eetop.cn/thread-186775-1-1.html

?使用ModelSim do文件實(shí)現(xiàn)仿真（Verilog）：來(lái)源http://www.eetop.cn/blog/html/51/806951-29326.html

Linux系統(tǒng)命令及其使用詳解 來(lái)源：http://wenku.baidu.com/view/d21cf78a6529647d27285212.html

http://developer.51cto.com/art/200609/32317_1.htm

（

詳解GCC的下載和安裝

Linux編程起步 GCC基本用法

）

來(lái)源：http://bbs.eetop.cn/viewthread.php?tid=240552&highlight=systemverilog

http://bbs.eetop.cn/search.php?searchid=384&orderby=lastpost&ascdesc=desc&searchsubmit=yes&page=2

http://bbs.eetop.cn/viewthread.php?tid=324381&highlight=systemverilog

[資料] 原書完整例子：SystemVerilog_for_Verification書中完整的例子

multiple, interface, example, through

SystemVerilog_for_Verification 第二版中完整的例子，DUT以及Testbench：
arb_if ------The arbiter example from Chapter 5.
uniquearray ------The unique array example from Chapter 6.
atm_virt_if ------The ATM switch with virtual interfaces, from Chapter 10.
multi_virt_if_port------ The multiple virtual interface example from Chapter 10, which passes an array of virtual interfaces through a port.
multi_virt_if_xmr ------The multiple virtual interface example from Chapter 10, which passes an array of virtual interfaces through a cross-module reference.
Utopia ------Chapter 11 shows a complete SystemVerilog testbench for an ATM design. Here is the complete testbench and code, ready to run.

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2012-09-21 聽說(shuō)systemverilog并確定想學(xué)習(xí)下這種語(yǔ)言。

gmake my_test，Linux知識(shí)中執(zhí)行這個(gè)命令的當(dāng)前目錄下，必須有形如Makefile之類的文件。該文件里面記錄了需要做的實(shí)際工作。

http://bbs.ednchina.com/BLOG_ARTICLE_52255.HTM

http://wenku.baidu.com/view/48f99a697e21af45b307a8c5.htmlsystem_verilog教程

http://www.docin.com/p-239873969.html?SV語(yǔ)言簡(jiǎn)介（DOC26）－－－－－－－－－GOOD!?? 學(xué)習(xí)完了！就看如何應(yīng)用了。

http://blog.sina.com.cn/s/blog_5e9b181a01010d2e.html?博客主人也在學(xué)習(xí)SV語(yǔ)言。

轉(zhuǎn)載于:https://www.cnblogs.com/zlh840/archive/2012/09/21/2696634.html

總結(jié)

以上是生活随笔為你收集整理的[笔记] systemverilog学习笔录的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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