前言

`ifdef條件編譯語句在邏輯設(shè)計(jì)中還是很常見的，但也常見一些濫用的情況，這應(yīng)該避免。 應(yīng)該在什么情況下使用呢？

例如：一部分代碼可能有時(shí)候用，有時(shí)候不用，為了避免全部編譯占用資源，可以使用條件編譯語句。 下面正式介紹其語法。

正文

語法

// Style #1: Only single `ifdef

示例

module

Testbench文件

module

請(qǐng)注意， 默認(rèn)情況下， rstn 不會(huì)在編譯設(shè)計(jì)時(shí)被包含， 因此它不會(huì)出現(xiàn)在 port 列表中。但是， 如果在任何屬于編譯文件列表的 Verilog 文件中定義了名為 INCLUDE_RSTN 的宏， 或者通過命令行傳遞給編譯器， rstn 就會(huì)在編譯過程中被包括在內(nèi)， 設(shè)計(jì)也將擁有它。

下面我們通過vivado平臺(tái)編譯看下： 默認(rèn)情況下：

定了了宏INCLUDE_RSTN的情況下：

進(jìn)一步證明了其用途。

仿真看下：

在默認(rèn)情況下，沒有定義宏INCLUDE_RSTN ，也就沒有復(fù)位。

可以看到由于沒有復(fù)位，所以q在初始階段為X。

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參考資料及推薦關(guān)注

Verilog `ifdef Conditional Compilation

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總結(jié)

以上是生活随笔為你收集整理的verilog always语法_Verilog初级教程（20）Verilog中的`ifdef 条件编译语句的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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