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verilog中的代码使用

發布時間：2024/10/14 68 豆豆

生活随笔收集整理的這篇文章主要介紹了 verilog中的代码使用小編覺得挺不錯的,現在分享給大家,幫大家做個參考.

不推薦使用的：

代碼規范

?推薦使用的：

代碼備注

reg/wire	設計中信號類型，有reg和wire；?在always中使用reg，其他用wire。
assign/always	組合邏輯中格式： always@（）begin 代碼語句； end 或者assign 時序邏輯中格式：* always@（posedge clk or negedgerst_n）begin ? ? ? ? ?if(rst_n==1'b0) begin 代碼語句； end ? ? ? ? else begin 代碼語句； ? ? ? ? end ?end
if else/case	always中的語句，用來做選擇判斷
算數運算符（+，—，x，/,%）	一般不使用‘/’和‘%’
賦值運算符（=，<=）	時序邏輯中用“<=”；組合邏輯中使用“=”
三元運算符	cond ? iftrue : iffalse 。cond 條件為真，則表達式的值為 iftrue，反之表達式的值為 iffalse。例 (sel)?b:a 式，當 sel 為真時，結果為 b，反之結果為 a。備注：三元運算符嵌套用法，比較a，b，c，中的最大值 assign max= (a > b) ? (a > c)?a:c:(b > c)?b:c;
parameter	設計代碼中，位寬、長度、狀態機命名最好都用參數表示，方便閱讀和修改

總結

以上是生活随笔為你收集整理的verilog中的代码使用的全部內容，希望文章能夠幫你解決所遇到的問題。

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