組合電路的描述方式主要有四種：真值表，邏輯代數(shù)，結(jié)構(gòu)描述，抽象描述。

設(shè)計一個三輸入多數(shù)表決器。

1.真值表方式：

真值表

A	B	C	Y
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	1
1	1	1	1

module design1(input A,B,C,output out ); always @(*)begincase({A,B,C}3'b000:out=1'b0;3'b001:out=1'b0;3'b010:out=1'b0;3'b011:out=1'b1;3'b100:out=1'b0;3'b101:out=1'b1;3'b110:out=1'b1;3'b111:out=1'b1;default:out=1'b0;endcase end endmodule

真值表描本質(zhì)上是最小項的表達(dá)式。

2.邏輯代數(shù)方式：

從真值表可以得出邏輯函數(shù)表達(dá)式為：out=AB+AC+BC。

module design2(input A,B,C,output out ); assign out=(A&B)|(A&C)|(B&C); endmodule

3.結(jié)構(gòu)描述方式：

結(jié)構(gòu)描述方式是對電路最直接的表達(dá)。

module design3(input A,B,C,output out ); and U1(w1,A,B); and U2(w2,B,C); and U3(w3,A,C); or U4(out,w1,w2,w3); endmodule

4.抽象描述方式：

直接從功能出發(fā)，三輸入多數(shù)表決器，將三個輸入相加之和大于1，即表示多數(shù)表決了。

module design4(input A,B,C,output out ); wire [1:0] sum; reg out; assign sum=A+B+C; always @(*)beginout=(sum>1)?1'b1:1'b0; end endmodule

總結(jié)

以上是生活随笔為你收集整理的组合电路Verilog的几种描述方式的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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