功能特性

設(shè)計(jì)思路

基于一位全加器，設(shè)計(jì)32位并行加法器。并行加法器中全加器的位數(shù)與操作數(shù)相同，影響速度（延時(shí)）的主要因素是進(jìn)位信號的傳遞。主要的高速加法器【1】有基本上都是在超前進(jìn)位加法器（CLA）的基礎(chǔ)上進(jìn)行改進(jìn)或混合進(jìn)位。而在結(jié)構(gòu)方面，行波進(jìn)位加法器是最簡單的整數(shù)加法器。其基本原理如下圖所示：

通過在模塊輸入端口添加操作符（表示加法或減法），符號標(biāo)識(shí)（表示有符號或無符號操作），可以實(shí)現(xiàn)有符號、無符號定點(diǎn)數(shù)的加減法及求補(bǔ)運(yùn)算。

Verilog編碼

一位全加器門級描述

module

32位加減法器：

module

RTL仿真

無（有）符號加（減）法

求補(bǔ)運(yùn)算

測試代碼

`timescale

綜合報(bào)告

綜合工藝：SMIC180nm

綜合工具：Design Compiler

32位加減法器原理圖

一位全加器原理圖

面積報(bào)告

時(shí)延報(bào)告

功耗報(bào)告

參考資料

卷二 第一章 加法器_sankong333_新浪博客?blog.sina.com.cn 創(chuàng)作挑戰(zhàn)賽新人創(chuàng)作獎(jiǎng)勵(lì)來咯，堅(jiān)持創(chuàng)作打卡瓜分現(xiàn)金大獎(jiǎng)

總結(jié)

以上是生活随笔為你收集整理的用vhdl实现4位加减法计数器_32位加减法器设计的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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