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本章節介紹CMOS技術的基礎知識以及執行靜態時序分析所涉及的術語。

2.1 CMOS邏輯設計

2.1.1 基本MOS結構

MOS晶體管(NMOS和PMOS)的物理實現如圖2-1所示。源極(source)和漏極(drain)區域之間的距離(channel length)是MOS晶體管的長度，用于構建MOS晶體管的最小長度即為CMOS技術工藝的最小特征尺寸(feature size)。例如，0.25um技術允許制造具有0.25um或更大溝道長度的MOS晶體管。 通過縮小溝道的幾何形狀，晶體管的尺寸會變小，這樣就可以在同樣的面積上封裝更多的晶體管。 正如我們將在后面章節看到的那樣，更小的晶體管尺寸同樣還可以使設計以更高的速度運行。

圖2-1

2.1.2 CMOS邏輯門

CMOS邏輯門使用NMOS和PMOS晶體管搭建而成。圖2-2給出了CMOS反相器(inverter)的示例。CMOS反相器有兩種穩定狀態，具體取決于輸入的電平狀態。 當輸入A為低電平(Vss或邏輯0)時，NMOS晶體管截止，而PMOS晶體管導通，導致輸出Z的電平被上拉至邏輯為1的Vdd。當輸入A為高電平(Vdd或邏輯1)時，NMOS晶體管導通，而PMOS晶體管截止，導致輸出Z的電平被下拉至邏輯為0的Vss。在上述兩種狀態中的任何一種狀態下，CMOS反相器都是穩定的，不會從輸入端A或電源Vdd汲取任何電流。

圖2-2

CMOS反相器的特性可以擴展到任何CMOS邏輯門。在CMOS邏輯門中，輸出節點通過上拉結構(由PMOS晶體管構成)連接至Vdd，并通過下拉結構(由NMOS晶體管構成)連接至Vss。例如，圖2-3展示了一個兩輸入CMOS與非門(nand)。在該例中，上拉結構由兩個并聯的PMOS晶體管組成，下拉結構由兩個串聯的NMOS晶體管組成。

圖2-3

對于任何CMOS邏輯門，上拉和下拉結構是互補的。對于邏輯0或邏輯1的輸入，如果上拉結構開啟，則下拉結構將關閉；類似地，如果上拉結構關閉，則下拉結構將開啟。下拉和上拉結構由CMOS門實現的邏輯功能控制。例如，在CMOS與非門中，控制下拉結構的功能是“”，即當A和B都為邏輯1時下拉被接通。類似地，控制上拉結構的功能是“”，即當A或B處于邏輯0時上拉被打開。這些特性確保了控制上拉結構的功能將輸出節點的邏輯上拉至Vdd。由于下拉結構由互補函數控制，因此當上拉結構函數的值為0時，輸出節點處于邏輯0。

對于邏輯0或邏輯1的輸入，由于上拉和下拉結構不能同時開啟，因此處于穩態的CMOS邏輯門不會對輸入或電源汲取任何電流。CMOS邏輯的另一個重要方面是，輸入僅對前一級構成容性負載。

若CMOS邏輯門是一個反相門，這意味著單個輸入的變化(上升或下降)只能使輸出往相反的方向改變，也就是說，輸出無法與輸入同相變化。但是，可以將CMOS邏輯門級聯起來以實現更復雜的邏輯功能。

2.1.3 標準單元

芯片中的大多數復雜功能通常是使用基本構建塊(basic building block)來設計的，這些基本構建塊實現了簡單的邏輯功能，例如與、或、與非、或非、或與非，與或非以及觸發器(flip-flop)。這些基本構建塊是預先設計的，稱為標準單元(standard cell)。標準單元的功能和時序已預先確定，可供設計人員使用。然后，設計人員可以使用標準單元作為基本構建塊來實現所需的功能。

前面小節中描述的CMOS邏輯門的關鍵特性適用于所有CMOS數字設計。當輸入處于穩定的邏輯狀態時，所有數字CMOS單元的設計都能夠保證不從電源汲取電流(漏電流除外)。因此，大多數功耗與設計的功能有關，并且是由設計中CMOS單元輸入端的充放電引起的。

什么是邏輯1或邏輯0？在CMOS單元中，VIHmin和 VILmax這兩個值定義了范圍：高于VIHmin的電壓值被認為是邏輯1，低于VILmax的電壓值被認為是邏輯0。如圖2-4所示，0.13um工藝下一個具有1.2V Vdd電源的CMOS反相器單元的典型VILmax值為0.465V、VIHmin值為0.625V。 VIHmin和VILmax的值是從標準單元的直流傳輸特性中得出的。直流傳輸特性會在接下去的6.2.3節中有更詳細的描述。

圖2-4

2.2 CMOS單元建模

如果一個單元的輸出引腳驅動多個扇出單元，則該單元的輸出引腳上的總電容等于該單元正在驅動的單元的所有輸入電容的總和加上構成該網絡所有走線電容之和再加上驅動單元的輸出電容。注意，在CMOS單元中，輸入引腳僅呈現電容性負載。

圖2-5

圖2-5是一個單元G1驅動其他三個單元G2、G3和G4的示例。 Cs1，Cs2，Cs3和Cs4是組成該網絡的走線電容值，因此G1輸出引腳的總電容=G2單元的輸入電容+G3單元的輸入電容+G4單元的輸入電容+G1單元的輸出電容+ Cs1+Cs2+Cs3+Cs4 。這個值就是G1單元進行電平切換時需要充放電的電容值，因此該總電容值會影響G1單元的時序特性。

從時序角度來看，我們需要對CMOS單元建模，以幫助我們分析通過該單元的時序。每個輸入引腳必須指定一個輸入引腳電容，而大多數CMOS邏輯單元可以不包括輸出引腳的引腳電容，但也可能存在輸出引腳電容。

當輸出為邏輯1時，輸出級的上拉結構導通，并提供了一條從輸出到Vdd的路徑。同樣，當輸出為邏輯0時，輸出級的下拉結構提供了一條從輸出到Vss的路徑。當CMOS單元切換電平狀態時，切換的速度取決于輸出引腳上的電容被充放電的速度。輸出引腳上的電容(圖2-5)分別通過上拉和下拉結構充電和放電。注意，上拉和下拉結構中的通道會對輸出的充放電路徑構成電阻，充放電路徑的電阻是決定CMOS單元速度的主要因素。上拉電阻的倒數稱為單元的輸出高電平驅動(output high drive)。輸出上拉結構越大，上拉電阻就越小，即單元的輸出高電平驅動就越大，較大的輸出結構也意味著該單元的面積較大。而輸出上拉結構越小，單元的面積就越小，其輸出高電平驅動也就越小。上拉結構的相同概念可用于下拉結構，下拉結構決定了下拉路徑的電阻值以及輸出低電平驅動(output low drive)。通常，單元的上拉和下拉結構具有相似的驅動強度。

輸出驅動決定了可以驅動的最大電容負載，最大電容負載又決定了扇出的最大數量，即可以驅動多少個其他單元。較高的輸出驅動對應較低的輸出上拉/下拉電阻，這使單元可以在輸出引腳上對較大的負載進行充電和放電。

下圖2-6是CMOS單元的等效抽象模型。該模型的目的是抽象單元的時序行為，因此僅對輸入級和輸出級進行建模，此模型無法捕獲單元的固有延遲或電學行為。

圖2-6

CpinA是單元在輸入A上的輸入引腳電容；Rdh和Rdl是單元的輸出驅動電阻，可根據單元所驅動的負載確定輸出引腳Z電平轉換時的上升/下降時間，輸出驅動電阻還確定了單元的最大扇出限制。

圖2-7與圖2-5具有相同的網絡，但使用等效模型表示了CMOS單元：

圖2-7

• 輸出充放電延遲 =?

在上述表達式中，是或之一，其中是上拉的輸出驅動電阻，是下拉的輸出驅動電阻。

2.3 電平切換波形

如圖2-8(a)所示，通過按下SW0開關將電壓施加到RC網絡時，輸出將變為邏輯1。假設還未按下SW0時輸出為0V，則輸出電壓的變化由以下公式表示：

圖2-8

該上升的電壓波形如圖2-8(b)所示。乘積(Rdh * Cload)稱為RC時間常數(RC time constant)，該值與輸出的過渡時間有關。

斷開SW0開關同時按下SW1開關，輸出就會從邏輯1變為邏輯0，輸出電壓的變化如圖2-8(c)所示。輸出電容通過按下的SW1開關放電，這種情況下的電壓變化由以下公式表示：

在CMOS單元中，由于PMOS上拉晶體管和NMOS下拉晶體管在短時間內會同時導通，因此輸出的充放電波形不會像圖2-8的RC充放電波形那樣。 圖2-9顯示了在CMOS反相器單元內，從邏輯1到邏輯0輸出切換時各個階段的電流路徑。圖2-9(a)顯示了當上拉和下拉結構同時開啟時的電流流動。隨后，上拉結構關閉，電流流向隨即如圖2-9(b)中所示。輸出達到最終狀態后，由于電容Cload已完全放電，因此不再有電流流動。

圖2-9

圖2-10(a)是CMOS單元輸出級的典型波形，請注意觀察過渡波形如何逐漸朝向Vss和Vdd彎曲，且波形的線性部分位于中間位置。

圖2-10

在本文中，我們將使用如圖2-10(b)所示的簡化版來描繪一些波形，簡化版的近似波形也是具有一定過渡時間(transition time)的波形，過渡時間是指從一種邏輯狀態過渡到另一種邏輯狀態所需的時間。圖2-10(c)是過渡時間為0的波形，即理想波形。我們將在本文中交替使用(b)(c)這兩種形式的波形來解釋一些概念，但我們一定要清楚，實際上每個波形都有(a)那樣的真實的邊緣特性。

2.4 傳播延時

考慮一個CMOS反相器單元及其輸入和輸出波形，單元的傳播延時(propagation delay)是由電平切換波形上的某些測量點定義的。使用以下四個變量定義這些測量點：

#輸入端口下降沿的閾值點

input_threshold_pct_fall：50.0；

#輸入端口上升沿的閾值點

input_threshold_pct_rise：50.0；

#輸出端口下降沿的閾值點

output_threshold_pct_fall：50.0；

#輸出端口上升沿的閾值點

output_threshold_pct_rise：50.0；

以上這些變量是用于描述單元庫(cell library)的命令集里的一部分。 這些閾值的單位是Vdd或電源的百分比，對于大多數標準單元庫，通常將50％閾值用于計算延時。

上升沿是指從邏輯0到邏輯1的跳變，下降沿是從邏輯1到邏輯0的跳變。

假設有一個CMOS反相器單元，其輸入輸出管腳的波形如圖2-11所示，傳播延時是指如下兩個值：

1.輸出下降沿延時(output fall delay)：Tf

2.輸出上升沿延時(output rise delay)：Tr

圖2-11

通常，這兩個值是不相等的，上圖2-11也展示了這兩個傳播延時值是如何測量的。

若使用理想波形來看，則傳播延時將僅僅是兩個邊沿之間的延遲，如圖2-12所示：

圖2-12

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總結

以上是生活随笔為你收集整理的delay 芯片时序output_【第二章 STA概念 上】静态时序分析圣经翻译计划的全部內容，希望文章能夠幫你解決所遇到的問題。

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