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VHDL/Verilog编译错误总结

發(fā)布時間：2025/3/13 35 豆豆
生活随笔 收集整理的這篇文章主要介紹了 VHDL/Verilog编译错误总结 小編覺得挺不錯的,現(xiàn)在分享給大家,幫大家做個參考.

VHDL編譯錯誤總結

  • Vivado
    • VHDL
    • Verilog
  • Quartus
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  • Lattice
    • VHDL
    • Verilog

Vivado

VHDL

  • [Synth 8-2778] type error near txen_sync ; expected type std_logic_vector
    std_logic類型值不能直接賦值給std_logic_vector
  • [Synth 8-1779] cannot read from ‘out’ object txd ; use ‘buffer’ or ‘inout’
    [Synth 8-1085] txd with mode ‘out’ cannot be read
    輸出信號不能直接接ILA ，可以接上一級信號

  • Verilog

    Quartus

    VHDL

  • Error(13690): VHDL Type Mismatch error at V3IN1_core.vhd(1376): indexed name returns a value whose type does not match “std_logic_vector”, the type of the target expression
    模塊例化時，不能寫成 sdi_de => sdiin_vld_4to1(0) ，而是 sdi_de => sdiin_vld_4to1(0 downto 0)

  • Verilog

    Lattice

    VHDL

    Verilog

    總結

    以上是生活随笔為你收集整理的VHDL/Verilog编译错误总结的全部內容，希望文章能夠幫你解決所遇到的問題。

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