FPGA在處理異步信號(hào)時(shí)，盡量打1~2拍寄存器，否則在線調(diào)試會(huì)發(fā)現(xiàn)各種奇怪問題。

下面是verilog代碼

在線調(diào)試發(fā)現(xiàn)，計(jì)數(shù)器在跳變

原因是cmd_start由ARM輸出，與FPGA時(shí)鐘異步，需要打1~2拍寄存器

reg [5:0] cmdcnt; reg fl_cmd_start; reg cmd_start_0,cmd_start_1; //-----------------------cmd_start濾波------------------//（ARM輸出持續(xù)580ns的脈沖） //cmd_start為異步信號(hào)，這里打兩拍寄存器（ARM與FPGA時(shí)鐘異步） always @(posedge clk_50m) begincmd_start_0 <= cmd_start;cmd_start_1 <= cmd_start_0; endalways@(posedge clk_50m or negedge rst_n) beginif(!rst_n) begincmdcnt <= 6'd0;fl_cmd_start <= 0;end else beginif(cmd_start_1) beginif(cmdcnt==6'd24) fl_cmd_start <= 1'b1;cmdcnt <= cmdcnt + 1'b1;end else begincmdcnt <= 6'd0;fl_cmd_start <= 0;endend end

這樣修改后不會(huì)出現(xiàn)計(jì)數(shù)異常跳變

轉(zhuǎn)載于:https://www.cnblogs.com/qqff/p/11093639.html

與50位技術(shù)專家面對(duì)面20年技術(shù)見證，附贈(zèng)技術(shù)全景圖

總結(jié)

以上是生活随笔為你收集整理的FGPA异步信号问题的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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