本系列文章將向大家推薦一個(gè)學(xué)習(xí) Verilog 的好去處：HDLBits.
HDLBits 在提供 Verilog 基礎(chǔ)語法教程的同時(shí)，還能夠在線仿真你的 Verilog 模塊，將你的輸出與正確的時(shí)序比較，可以說真的是很棒了。Wire - HDLBitshdlbits.01xz.net

首先送上傳送門。

作者今天被安利了一個(gè)很棒的 Verilog 學(xué)習(xí)網(wǎng)站：HDLBits 。然后發(fā)現(xiàn)知乎上還沒有與 HDLBits 相關(guān)的話題，便寫下這篇文章向大家推薦。

Verilog 基礎(chǔ)教程

HDLBits 有一系列的 Verilog 基礎(chǔ)知識，從最簡單的 wire 的概念開始，包括了 Verilog 的基礎(chǔ)語法，由邏輯門與觸發(fā)器組成的電路，組合時(shí)序電路的概念，模塊層級概念，testbench 的編寫等等。

層級目錄

完整地對 Verilog 的語法進(jìn)行整理就已經(jīng)很棒了，我一直沒有發(fā)現(xiàn)這樣系統(tǒng)整理 Verilog 語法的中文網(wǎng)站，比如像菜鳥教程這樣的網(wǎng)站，提供了大量軟件語言的語法學(xué)習(xí)與備忘查詢，大多數(shù)語言還支持在線編譯執(zhí)行。

當(dāng)然，Verilog 語法不是最重要的事

Verilog 在線仿真

HDLBits 還提供了類似上圖中，在線執(zhí)行 c 語言代碼的功能，可以在線對 Verilog 代碼進(jìn)行仿真，觀察輸出的時(shí)序。

比如在 Wire 的教程中，就需要你實(shí)現(xiàn)一個(gè)模塊，實(shí)現(xiàn) wire 連線的功能。

假如非常睿智，寫錯(cuò)成 assign out = ~ in; 那么提交之后，網(wǎng)站會指出你的時(shí)序同正確時(shí)序的差異：

每個(gè)知識條目下，基本都有相應(yīng)的練習(xí)，比如這個(gè)計(jì)數(shù)器。

如果你突然發(fā)現(xiàn)自己有點(diǎn)不確定怎么實(shí)現(xiàn)這個(gè)計(jì)數(shù)器了，那趕緊上 HDLBits 操練下吧。

Wire - HDLBitshdlbits.01xz.net

另外，簡單注冊之后，你的程序和進(jìn)度就可以保存了。

作者也是剛剛接觸這個(gè)網(wǎng)站，如果這個(gè)網(wǎng)站足夠有趣的話，似乎又可以開始一個(gè)系列文章來一起探索一下 HDLBits

原文作者：ljgibbs

總結(jié)

以上是生活随笔為你收集整理的verilog 计数器_HDLBits: 在线学习 Verilog （）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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