一、位寬設置

在DSPBuilder中，數據在內部采用二進制定點數表示方法，數據可以設置成無符號整數、有符號整數和有符號小數等，其中有符號數由符號位、整數位和小數位組成（有符號整數的小數位為0），位寬根據需求可任意調整，但確定位寬在數據離散化的過程中非常重要，不合理的位寬設置會引起錯誤。對于無符號整數，如果數據大于位寬所表示的最大值，則高位被截斷；對于有符號整數，高位被截斷之后，剩余部分的最高位會決定數據的正負（1為負數，0為正數）；對于小數部分，小數位寬越大，數據越精確，反之誤差越大。數據被截斷或誤差太大會造成計算結果錯誤，導致偏離正常值，但過多的模塊位寬設置過大也會消耗FPGA的硬件資源，造成浪費，甚至超過FPGA的硬件資源數量，造成無法編譯。

對于位寬設置，加（減）法模塊、乘法模塊可以遵循如下準則，其他模塊可參考以下方法。

為了后面敘述方便將定點數統一表述成如下形式：

????????????????????????????????????(3-1)

其中為符號位，代表有符號數，代表無符號數；代表整數位寬，代表小數位寬^[16]。

對于一個兩輸入的基本數學運算模塊，設其源操作數(輸入)為，。為保證計算結果不會溢出，目標操作數(輸出)位寬應分別與其源操作數位寬滿足如下關系^[16]：

????????(3-2)

????????????????(3-3)

????????????????????(3-4)

其中|代表或運算，max代表取最大值運算。減法運算和乘法運算只能有兩個源操作數，而加法模塊可有多個源操作數。加法模塊每增加一個源操作數，其整數位寬需加一才能保證運算結果不會溢出。利用DSPBuilder實現一個復雜運算的過程中，需要首先確定其自變量的取值范圍，然后根據其取值范圍為其設計合理的定點數整數位寬和小數位寬^[17]。

以上準則適用于在系統設計初期位寬的估算，針對具體的數據輸入，可以用Simulink中的示波器觀察每個模塊的輸入輸出數據的大小，根據具體情況設置合理的位寬。

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二、查找表

查找表的基本思想是將函數值預先存入一個具有連續地址空間的存儲區域，運算過程中，將函數的自變量映射成該存儲區域的地址，通過讀存儲區域中該地址的數據實現函數的運算。因FPGA 中存儲地址空間是一維的，因此只能實現含有一個變量的函數運算。

由上可知，查找表的真正輸入應該是地址，即0~2^n-1，使用時需預先把自變量換算（映射）成地址。

查找表的使用方法舉例：將的取值范圍-50~40變換為查找表的地址范圍0~1023，(+50)×(1023/90)，同時將乘法器的輸出限定為整數，即可得到查找表的地址值。

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三、流水線數據通路

利用DSPBuilder求解常微分方程需要用到流水線數據通路的概念，所謂流水線數據通路，顧名思義，就是數據的計算以流水線的方式進行，同一時間的工作值可以有多個，采用流水線的結構可以增加系統的吞吐量。

在流水線的結構設計中，一個完整的組合邏輯被分成的獨立塊的數量稱為其流水線深度(depthofpipeline)^[18,19]，組合邏輯的流水線深度就是其延時時間，以時鐘周期為單位。流水線深度的確定需要綜合考慮吞吐量和時鐘頻率，本文中加（減）法模塊、乘法模塊和查找表模塊若無特殊說明，其流水線深度分別為1，2和0，這個設定不是一成不變的，也可以根據具體需求更改，如在某些情況下將某個模塊的延時設為0。

在FPGA硬件模型中，任何復雜的多項式運算都是由多個基本數學運算模塊組成的流水線數據通路(pipelineddatapath)實現的。設計數據通路的過程中既要保持前項運算的輸出位寬與后項運算的輸入位寬一致，還要保證同一運算模塊的所有輸入同步（即同一個模塊之間的所有輸入應具有相同的延時時間）。

基于流水線數據通路的方法求解常微分方程的理論依據是用歐拉法，即離散化常微分方程后采用迭代運算求解，具體離散化方法以及流水線的連接參見第四章。

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摘自維基百科

歐拉方法，是一種一階數值方法，用以對給定初值的常微分方程(即初值問題)求解。

問：怎么在DSP Builder中給常微分方程賦初值？（階躍模塊？）

注意：要同時考慮流水線上各處的初值

非形式化的幾何詮釋

歐拉方法的圖示。待求的曲線為藍色，它的折線近似為紅色。

考慮計算下面一個未知曲線的形狀：它具有給定的起點并且滿足一個給定的微分方程。這里，所謂"微分方程"可以看作能夠通過曲線上任意點的位置而計算出這一點的切線斜率的公式。

思路是，一開始只知道曲線的起點（假設為），曲線其他部份是未知的，不過通過微分方程，的斜率可以被計算出來，也就得到了切線。

順著切線向前走一小步到點。如果我們假設是曲線上的一點（實際上通常不是），那么同樣的道理就可以確定下一條切線，依此類推。在經過幾步之后，一條折線就被計算出來了。大部分的情況下，這條折線與原先的未知曲線偏離不遠，并且任意小的誤差都可以通過減少步長來得到（雖然對于剛性方程而言會比較復雜。下文將提到）。

歐拉方法的推導

以以下微分方程為例

希望用y在點(t₀,y(t₀))附近的線性近似來得到其近似解（也就是y的泰勒展開式的前二項）。利用時間t_n時的數值，若用單步的歐拉方法，可得到時間t_n+1=t_n+h時的近似值如下：

歐拉方法是一種顯型方法，也就是說的解是,的顯函數。

歐拉方法可以求解一階的微分方程，一個階的微分方程可以用導入個變量來表示,,...,的方式，分解為個一階的微分方程。因此可以用歐拉方法求解以下的向量來得到高階微分方程的解。

應用例題

設微分方程為，初始值為,試用歐拉方法求的近似值，步長為.

歐拉法則表達式：

首先求當.此微分方程僅有一個變量，因此無須考慮給賦值.

以上解得切線的斜率為1，切點在解曲線上。回顧斜率的定義：在單位時間內，變量和變量的比值,可以計作為.

重復以上步驟求出和的值.

由于歐拉法則屬于遞歸算法，為了避免出現計算錯誤，建議使用Excel或者類似的制表程序

1	0	1	1	1	2
2	1	2	1	2	4
4	2	4	1	4	8

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流水線中某時刻存在于各個寄存器中的值的關系

假設流水線深度是x

那么如果初值相同（用階躍模塊強制將初值設置成相同的值），則x個寄存器中的初值相同，相同的初值經過演化計算得出的是相同的結果，所以會在波形中出現以x為周期的平臺，即x個延遲時間當中，值是不變的，然后才從v(n)變成V(n+1)

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如果初值不同（不使用階躍模塊），原因是在初始時在流水線的不同的深度處的初值進行的運算不同（中間的初值只運算了后一半），所以產生的輸出不同，從而造成了有規律的變化的周期，如圖所示。

猜測：如果模型是初值敏感的，會造成波形的嚴重失真，因為不同初值產生的軌跡是截然不同的，造成一個周期x內波形不在相近的地方。

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流水線設計是高速電路設計中的一個常用設計手段。如果某個設計的處理流程分為若干步驟，而且整個數據處理是"單流向"的，即沒有反饋或者迭代運算，前一個步驟的輸出是下一個步驟的輸入，則可以考慮采用流水線設計方法來提高系統的工作頻率。

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流水線處理的應用

在很多領域的高速電子系統中都運用了流水線處理的方法，如高速通信系統、高速采集系統、高速導航系統、高速搜索系統等等。流水線處理方式之所以能夠很大程度上提高數據流的處理速度，是因為復制了處理模塊，它是面積換取速度思想的又一種具體體現。

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這樣輸出的數據是每一個時鐘周期來一個，和輸入的數據是同步的。所謂流水作業，在實際硬件電路中就是把一個大的組合邏輯分成各個小的組合邏輯，每一個輸入的信號都必須順次通過各個階段的操作，而各個階段的操作又是同步進行的，這就像工廠的生產流水線一樣，會有源源不斷的數據信號從輸出端送出。另外，從這個實驗中也可以更深刻的體會到Verilog的并行性。

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來自 DSP Builder 幫助文件

位寬顯性設置：Explicit means that the port bit width information is a block parameter.

位寬隱性設置：Implicit means that the port bit width information is set by the data path bit width propagation mechanism.

BusConversion的用途：If you want to specify the bus format of an implicit input port, use a BusConversion block to set the width.

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LPM選項：

If you turn on this option, SignalCompiler implements the look-up table using the lpm_rom library of parameterized modules (LPM) function. If you turn off this option, the look-up table is implemented using Case conditions.

打開：將LUT數據放在由嵌入式RAM構成的ROM中，可節省大量的邏輯資源；關閉：只能由芯片中的LCs構成

Altera recommends that you turn on the Use LPM option for large look-up tables, for example, greater than 8 bits.對于大的查找表建議打開，比如8位以上的

Register Address選項，表示將輸入地址存放在寄存器中，而不是僅僅是一根線上的信號

When register address is turned on, the input address bus is generated. If you are targeting Stratix II, Stratix II GX, Stratix, Stratix GX, or Cyclone? devices and using the Use LPM option, you must turn on the register address option.如果使用LPM選項，必須打開這個選項

Register Data 選項，類比上面

Turn on this option if you would like to register the output result.保存結果到寄存器

Clock Phase Selection用來控制采樣，1表示每個主頻脈沖后數據都能通過；01表示一個不通過一個通過，循環如此；0011表示先不通過兩個再通過兩個，循環如此；0100表示第二個可以通過，1、3、4不能通過，循環如此。

BusType參數為Inferred表示自動判斷

Pipeline參數指定該模塊使用幾級流水線，即結果在幾個時鐘周期后出現

Use Dedicated Circuitry使用專用電路，表示FPGA中的專用模塊，比如內嵌專用DSP

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AltBus模塊（IO & Bus分類中）——浮點總線到定點總線的映射

Saturate（飽和）選項表示如果結果大于最大位數，自動變為最大正值或負值（飽和特性），若關閉則MSB（高位）被截去。Node Type被設置為輸入或常數類型時沒有該選項。

Round（四舍五入）選項打開，輸出略去所有高位的0，關閉，最低位LSB被截去？？

Bypass Bus Format打開表示在Simulink中使用浮點數進行仿真（硬件中不能）

Input & Output Port模式：外界輸入或輸出到外界；

Internel Node模式：內部節點，內部轉換位寬

Black Box Input Output模式：用于與非DSP Builder模塊（用HDL語言獨立編寫的模塊，不想讓SignalCompiler再轉換成HDL）連接。適用于分層次開發（多人協同或分階段開發）

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Product模塊

The Product block supports two scalar inputs (no multidimensional Simulink signals兩個標量輸入，沒有多維信號). Operand a is multiplied by operand b and the result output on r as the following equation shows:

r = a × b

Product和Multiplier的區別

The differences between the Product block and the Multiplier block are:

The Product block supports clock phase selection while the Multiplier block does not.

The Product block uses implicit input port data widths that are inherited from the signals' sources, whereas the Multiplier block uses explicit input port data widths that you must specify as parameters.

The Product block allows you to use the LPM multiplier megafunction, whereas the Multiplier block always uses the LPM.

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從Simulink到SignalCompiler，再到QuartusII，實現一次之后，如果想改動Simulink中的.mdl文件，應該注意兩點：

一是內部電路結構和設置可以改變，但端口信號名最好不要改，如輸入、輸出，因為此信號的引腳已被鎖定，不便改變

二是改動.mdl后只宜做系統仿真（Simulink中的仿真）和VHDL文件轉換，不宜做綜合，即最多只執行Advanced選項卡的第一個按鈕，否則可能把原來設定好的引腳全部沖掉，為了保存引腳信息，綜合和適配到QuartusII中進行。

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DSP Builder將Matlab模型subint.mdl轉變成多個VHDL目標文件，其中包括subint.vhd（頂層的VHDL文件），還有subint_GN.vhd，且對所有xx.mdl編譯后都產生xx_gn.vhd，同時還把每個單獨的模塊生成VHDL文件。

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Pipelined Adder帶進位輸入和進位輸出，加或減

The Pipelined Adder block is a pipelined adder and subtractor that performs the following calculation:

r = a + b + cin (when addsub = 1加)

r = a - b + cin -1 (when addsub = 0減，cin相當于上一級的借位+1)

Use the optional ovl port an overflow with signed arithmetic or as a carry out with unsigned arithmetic. For unsigned subtraction, the output is 1 when no overflow occurs.

ovl端口，帶符號數輸出溢出信號，不帶符號數輸出進位信號。

對于不帶符號減法，當沒有溢出（借位，下溢）發生時，輸出1。有溢出時輸出0。

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The Parallel Adder Subtractor可以使用任何類型的輸入數據，如果寬度不統一，自動擴展為最大寬度。生成的VHDL有優化的、平衡的加法樹

The Parallel Adder Subtractor block takes any input data type. If the input widths are not the same, Signal Compiler sign extends the buses so that they match the largest input width. The generated VHDL has an optimized, balanced adder tree.

Add (+) Sub (–)參數

Specify addition or subtraction operation for each port with the operators + and –. For example + – + implements a – b + c for 3 ports. However, two consecutive subtractions, (– –) are not legal. Missing operators are assumed to be +.

兩個連續的減(– –)是不合法的，如果某個操作數沒有指定運算符，則默認是+

Enable Pipeline

When on, DSP Buidler registers the output from each stage in the adder tree, resulting in a pipeline length that is equal to ceil(log2(number of inputs)).

使用流水線，DSP Builder對加法樹的每個階段的輸出予以存儲，從而流水線長度等于ceil(log2(number of inputs))，ceil函數的作用是求不小于給定實數的最小整數。

帶寬

輸入帶寬可以不同，所有的帶寬都是隱含的，輸出帶寬是max(Li) + ceil(log2(n)) + max(Ri)-1，如果要固定帶寬，則采用BusConversion

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多路選擇器可作為n to 1編碼器或全二進制總線多路器，帶有一個可選的控制端。

The Multiplexer block operates as either a n-to-1 one-hot or full-binary bus multiplexer with one select control. The output width of the multiplexer is equal to the maximum width of the input data lines. The block works on any data type and sign extends the inputs if there is a bit width mismatch.

輸出寬度等于輸入數據的最大寬度。

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Constant常數模塊

常數模塊指定一個常數bus，可選的選項獨立于所選的bus類型

參數：

值：一個Double類型數

Bus類型：

Rounding Mode：Truncate（截短）, Round?Towards?Zero, Round?Away?From?Zero, Round?To?Plus?Infinity, Convergent?Rounding

Saturation Mode：Wrap, Saturate

Truncate截短: Remove discarded bits without changing the other bits; effectively, specify the lower value. This is the simplest and fastest mode to implement in hardware.

直接移除不要的位，硬件實現起來最快最簡單

Round Towards Zero: Specify the value closer to zero.

使值更接近0，即向絕對值小的方向湊整

Round Away From Zero: Specify the value further from zero (round downwards for negative values, upwards for positive values).

This was the rounding behavior in DSP Builder version 7.0 and before.

When using this mode —the maximum positive value overflows the available representation.

For example, when rounding from an 8-bit signed input to a 6-bit signed output, 01111111 (127) becomes 100000 (-32).

If you use this mode, it is best to use saturation logic to prevent this from happening.

使值遠離0，如果使用此模式，最好使用飽和邏輯避免錯誤發生

Round To Plus Infinity: Specify the higher value.指定更大的值

Convergent Rounding: Specify the even value. For a large sample of random input values there is no bias —on average the same number of values round upwards as downwards.

指定，

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HDL Input

Connect the HDL Input block directly to an input node in a subsystem. Use with the Subsystem Builder and HDL Entity blocks for black-box simulation.將此模塊與子系統的輸入節點直接相連，用于子系統Subsystem Builder和HDL實體模塊的黑盒子仿真

The type and bit width must match the type and bit width on the corresponding input port in the HDL file referenced by the HDL Entity block. HDL Input blocks are automatically generated by the Subsystem Builder block.位寬和類型必須與HDL模塊的輸入匹配（輸出的位寬？）

You can optionally specify the external Simulink type. If set to Simulink Fixed Point Type, the bit width is the same as the input. If set to Double, the width may be truncated if the bit width is greater than 52.你可以有選擇的指定外部Simulink數據類型，如果設置的是Simulink定點類型，位寬必須一致。如果是雙精度浮點型，如果位寬大于52，有可能被截掉高位。（輸入的位寬？）

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在基于FPGA的DSP開發工具中，無論是Altera的DSP Builder還是Xilinx的System Generator，將Matlab/Simulink的DSP模型轉換成的硬件描述語言都只限于VHDL語言。因此建議前期先學習基于VHDL的RTL級描述與仿真。

用到的技術概念：DSP，SOC/SOPC，EDA

現代電子技術的優勢：

將遠離硬件的系統級描述與高效的硬件實現有機結合的自頂向下的設計流程；

允許用戶能隨意把"測試儀表"連同DSP系統一起送入目標芯片內部去采集內部信號，嵌入式邏輯分析儀應用技術；

能隨時改變硬件結構的重定制功能

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小技巧

模型文件取名時盡量用英文字母開頭，不用空格，不用中文

凡是來自DSP Builder庫以外的模塊，都不能轉化，但在Simulink中仿真卻比較好用

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為了便于在波形觀察窗中區分不同的信號，雙擊連接線出現一個輸入文本的小框，輸入信號名稱即可

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在 8 位的補碼系統中，可以表示的最大正數為 2^8?1-1 = 127，可以表示絕對值最大的負數為 -2^8?1 = -128

實際有符號整數的變化是，0~2n-1~-2n~-1

將有符號數變無符號數并加2ⁿ的方法：以8位為例，范圍是-128~127，變為無符號數應加128，將最高位取反即可，操作方法是：將8位的最高位分離出來，取反后與其余6位再合并。用到BusConversion等模塊，如下圖

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Bad link怎么辦？——舊版本（7.0）的設計在新版中不能兼容，唯一的辦法是在新舊版本交替的那一版對模型進行轉化

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DSP Builder層次化設計

DSP Builder繼承了Simulink的子系統（SubSystem）封裝和調用。

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《現代DSP技術》潘松 黃繼業 王國棟

第11章 DSP Builder設計規則

位寬設計規則：每個模塊都有自身的設計規則，都包含了位寬的規則。DSP Builder具有雙位字類型，該類型最大數據位寬51位。若要超過51位，必須將數據總線分成多套。

頻率設計規則：如果單一設計不包含來自Rate Change庫的鎖相環PLL模塊，則在Simulink設計轉換時，DSP Builder將使用同步設計規則，即所有時序模塊，如Delay，都以單一時鐘的上升沿同步工作，此時鐘頻率也即整個系統的采樣頻率。然而這些時鐘引腳都不會顯示在設計圖上，只有轉化為VHDL后，才自動連到一起引出。

時鐘使能端和同步復位端默認是不顯示的，轉化為VHDL時，自動將所有時鐘使能端接Vcc（高電平使能），復位端接系統復位輸入口。但如果設計者想自己控制某個模塊的這些端口，則可以在模塊設置中打開 Use Control Inputs等參數實現。

？為保持Simulink設計域到VHDL域的時鐘周期的精確性，必須將Solver選項設定在Fixed-step和discrete狀態上，并設定模式為Single Tasking。

命名規則：模塊的命名必須遵循VHDL的命名規則

大小寫區分？（模塊名不區分）

不要使用VHDL的關鍵字命名模塊

不要使用非法字符，字母、數字、下劃線

模塊名起始必須是字母

不允許連續使用兩個下劃線

空格將在編譯中被忽略

SignalCompliler對每個HDL子系統模塊產生一個單獨的VHDL文件，其名稱具有全局性，名稱必須唯一。

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定點數與浮點數

Simulink信號必須轉化成與硬件結構相對應的總線形式，所以浮點數必須轉換成定點數并能在目標硬件中實現，這種轉換是硬件實現的關鍵步驟。

高位寬能產生較小的誤差，但消耗更多的硬件資源

AltBus可將雙精度浮點型轉換為定點數

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層次化設計，每一層次的.mdl文件都被轉變為一個單獨的VHDL文件（一個元件）

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黑盒子化設計，可將自己的VHDL代碼加入到Simulink設計中，并規定SignalComplier把哪個子系統模塊轉化成VHDL文件。此過程中，通過HDL input/output模塊與其他模塊連接。

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第12章以后 DSP Builder各庫模塊簡介

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官網資料是最好的學習材料

DSP Builder User Guide V2.1.3

DSP Builder 的特性：

將MATLAB和Simulink與Quartus II連接起來

支持Altera DSP核，Altera官網可以下載

支持Altera器件

支持SignalTap II 邏輯分析儀——一種嵌入式信號分析儀，探測Altera器件內部信號，將數據導入到Matlab工作空間

包含SOPC模塊

包含PLL模塊

包含狀態機模塊

自動生成VHDL測試和向量文件

自動加載VHDL綜合和編譯

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概述：

DSP Builder Handbook V13.0

要為你的DSP Builder設計創建和編譯一個Quartus II工程，并且將你的設計下載到Altera FPGA上，通過以下步驟添加Signal Compiler模塊。

AltLab庫→Signal Compiler→雙擊此模塊，出現對話框，選擇器件系列→點擊Compile→編譯完后，點擊OK→在mdl中點擊保存

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RTL仿真（ModelSim中）：AltLab→TestBench模塊→雙擊此模塊→確保Enable Test Bench generation選中→切換到Advanced選項卡選中Launch GUI選項（在調用ModelSim仿真時啟動ModelSim界面）→點Generate HDL（生成基于VHDL的testbench）→點擊Run Simulink（生成Simulink仿真結果）→點擊Run ModelSim（把你的設計加載到ModelSim）

仿真結果在ModelSim的波形窗口中顯示，testbench在aclr輸出信號的脈沖到來時初始化你設計的所有寄存器。

所有的波形默認都是用數字格式顯示，可以將某個信號的顯示格式改為模擬。ModelSim 6.4a中，右鍵彈出菜單，可以選擇Format，選Analog（Automatic），其他版本可能有所不同。

波形窗口可以放大（Zoom Full）。

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DSP Builder教程的入門就到此為止，下一章將講解如何把DSP Builder設計加入到一個新的或已存在的Quartus II工程中。

用戶指南的隨后的章節給出了例程來說明DSP Builder所支持的其他特性。

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2-21 將設計導入到Quartus II工程

DSP Builder使用的是Signal Compiler模塊創建的Quartus II工程（此工程是自動產生的，用于仿真、HIL等？），這一章描述怎樣將你的設計加入到一個新的或已建好的工程中。

開始之前，確保你的設計已經用Signal Compiler模塊編譯過了("Compiling the Design" on page 2–17)。

是自動產生的

1、創建Quartus II工程

打開Quartus II→New Project Wizard→工程目錄、名稱（一般頂層設計實體top-level design entity與工程有相同的名稱）→添加文件→選擇器件→完成

2、添加DSP Builder設計到工程中

View菜單→Utility Windows工程窗口→Tcl Console（TerminalCommandLanguage終端命令語言 控制臺）

運行mdl文件同目錄下的xxx_add.tcl腳本，命令如下：

# source <the mdl path>/xxx_add.tcl

（#表示提示符，僅在此處表示是一行命令的開始，不用寫；在Linux系統中source與"."意義相同，即將后面的腳本文件作為程序執行）

注意：路徑中的"\"應替換為"/"，比如F:\workspace\newmdl應寫作F:/workspace/newmdl，個人猜測是因為控制臺程序是按Linux系統下的習慣開發的。

如果你把DSP Builder設計和Quartus II工程放在同一個文件層級下，路徑也可以使用相對路徑（.表示當前目錄，..表示上一級目錄）

3、點擊Files標簽

4、把xxx.mdl設置為頂層實體（Select Set as Top-Level Entity）

5、Start Compilation編譯

Note：你可以從例程文件中拷貝組件聲明到你自己的代碼。、

總結：此處是利用腳本文件自動導入，將mdl和mdlxml文件也包含進工程中（qip中所包含），從而編譯等工作不需matlab參與。

也可以利用signal compiler的Export HDL功能導出VHDL文件，利用qip（與上面的不同，這個是包含了一堆vhd文件）導入到工程中，具體使用還有待探索

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12 管理工程和文件

DSP Builder設計要求如下文件來存儲所有的組件：

頂層simulink模型xxx.mdl

DSPBuilder_xxx_import目錄及其內容（包含HDL import模塊、狀態機編輯器、宏模塊的設計需要此目錄）

所有imported HDL模塊的源文件

所有Intel十六進制存儲空間初始化文件.hex

所有自定義庫文件

Simulink模型分析文件xxx.mdlxml存儲了模型的一些（設置、校驗等）信息

Note：當把.mdlxml文件包含到Quartus II工程中，就不需要調用MATLAB來綜合此設計了。如果沒包含此文件，仍可以綜合，只不過在流程中必須調用MATLAB。如果不想Quartus II調用MATLAB，或者手頭沒有MATLAB，可以任選一種方法：

·在工程中包含mdl文件和相應的mdlxml文件

·導出HDL，將導出的HDL文件作為源文件，而不需要在工程中涉及.mdl和.mdlxml

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與源碼控制系統相結合

Altera建議你存儲Quartus II archive存檔（.qar）文件，而不是分散的HDL文件，便于源碼控制

要創建qar文件，在Quartus II軟件中執行如下步驟：

1、創建一個Quartus II工程，包含Quartus II IP file（.qip）文件，該文件是由DSP Builder導出HDL流程所創建的（與Signal Compiler執行Compile時創建的不同）

2、執行Analysis and Elaboration確保設計包含所有的黑箱系統文件

3、通過點擊project菜單→Archive Project，對工程進行存檔，生成qar文件

關于Archive，以下是Archive對話框的高級設置項及其描述（存檔意為將現在的工程相關的所有東西存檔，便于恢復和對比，它與保存整個工程目錄不同的是，它是可恢復現場的最小集合，不包含編譯的中間文件和目標文件，通過qar文件可以在其他地方恢復現在的工程，通過編譯可產生相同的目標文件）

Note：任何導入到DSP Builder作為自定義模塊的HDL元素，都可能需要他們自己的源碼控制。在頂級qip文件的# Imported IP files段中提到的子qip文件，列出了Import HDL所需要的文件。

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Import HDL：略

MegaCore Functions：略

Memory Initialization Files：Intel十六進制格式hex文件用于在仿真和硬件生成中對存儲初始化。如果它們是由HDL Import或宏功能模塊生成的，確保他們在import目錄下。This fact is generally not the case if you generate the files with HDL Import.

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Export HDL：從mdl導出HDL文件

你可以導出DSP Builder生成的可綜合HDL文件到Quartus II工程中，使用Signal Compiler模塊下的Export 標簽來執行。

在MATLAB命令行中執行alt_dspbuilder_exportHDL命令也可以導出HDL，其語法結構為：

<exportDir_value> alt_dspbuilder_exportHDL(<model>, <exportDir>)

model是mdl文件的名稱，它的名稱總是導出的Quartus II工程的頂級實體的名稱

exportDir是包含導出文件的目錄。如果省略了這一項，DSP Builder將使用默認或前一個導出目錄

exportedDir_value是返回字符串，表示輸出目錄

通過執行這一動作，在導出目錄生成一系列源文件，并包含一個qip文件（用于導入所有的VHDL文件），與設計的頂層相對應。

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使用導出的HDL：

導出完成后，你可以使用"New Project Wizard"創建一個新工程，添加相應的qip文件作為工程的單個（唯一）源文件。對于描述黑箱組件的要求也許還有其他的qip文件。此頂級文件（qip）可以自動尋找這些文件。

Note：如果要遷移包含宏功能模塊的設計到其他位置，如果包含庫組件的絕對路徑，則需要對他們的qip文件編輯一下。Windows電腦和Linux電腦之間的遷移需要使用Export HDL。然而，這個動作需要添加一個額外的文件alt_dspbuilder_package.vhd（在QUARTUS_ROOTDIR>\libraries\vhdl\altera）

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重要！

在一個頂層Quartus II工程中集成多個（當然也可以是一個！）模型

需要mdl和ipx文件

使用qip（Quartus II IP）文件作為每個DSP Builder模型的唯一源文件。

qip文件在單個文件中包含了所有文件和IP設計的路徑。

qip文件允許你只需要添加一個文件就可以添加IP設計到工程中，而不需要單獨的添加所有需要的文件。

qip文件只是用于Quartus II對DSP Builder存檔的，不用于生成。You only need the .qip file for Quartus II archiving for DSP Builder, which does not use it for generation.

如果多個mdl包含相同的IP核，qip中重復提到IP庫，Quartus II報告沖突，則需要手動編輯qip，移除多余的庫。

如果DSP Builder設計包含HDL import或IP宏模塊，……

除了qip文件，頂層的工程還需要一個IP Index（ipx）文件確定附加的路徑來尋找組件。特別的，對于DSP Builder設計，Quartus II軟件需要ipx文件用于模型中使用到的HDL import和IP宏模塊。

本質上來說，DSP Builder系統是一個由DSP Builder模塊（是實體，但很容易發現）和非原生模塊（例如HDL import和宏功能模塊）組成的實體。

Note：DSP Builder在主Quartus II ipx文件中指定了主實體，不需要額外的動作——只需要再增加額外的HDL import和宏功能模塊實體即可。

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關于位寬設置：對小數來說，小數位寬越大越精確，如果數特別小，最好將小數位寬設置的足夠大，否則算出來的數有可能被舍掉而變為0

Pipelined Adder：假設輸入信號整數部分用補碼表示（帶符號位）需要n位，則其輸入（也是輸出）整數位寬應設置為n+1（如果結果不超n，也可以設置為n）

Multiplier：假設輸入信號整數部分用補碼表示（帶符號位）需要n位，則其輸入整數位寬應設置為n

轉載于:https://www.cnblogs.com/PhiloSky/archive/2013/05/07/3065847.html

總結

以上是生活随笔為你收集整理的DSPBuilder笔记的全部內容，希望文章能夠幫你解決所遇到的問題。

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