第25卷第4期蘇　州　大　學(xué)　學(xué)　報(bào)(工　科　版)Vol.25No.4 2005年8月JOURNA L OF SOOCH OW UNIVERSIT Y(ENGINEERING SCIENCE E DITION)Aug.2005文章編號(hào):1673-047X(2005)04-0031-02

用VHDL語(yǔ)言對(duì)FPGA和CPLD器件進(jìn)行開發(fā)時(shí)應(yīng)注意的事項(xiàng)Ξ

劉文杰

(蘇州大學(xué)機(jī)電工程學(xué)院,江蘇蘇州215021)

摘　要:根據(jù)FP G A和CPLD器件的結(jié)構(gòu)特點(diǎn),提出了利用V HDL硬件描述語(yǔ)言對(duì)FP G A和CPLD器件進(jìn)行開發(fā)時(shí)應(yīng)注意的事項(xiàng)和一些經(jīng)驗(yàn)技巧,供廣大電子設(shè)計(jì)師參考。

關(guān)鍵詞:FP G A;CPLD;V HDL;電子設(shè)計(jì)

中圖分類號(hào):TN492 文獻(xiàn)標(biāo)識(shí)碼:A

用V HDL語(yǔ)言設(shè)計(jì)電路是利用硬件描述的方法,將系統(tǒng)功能通過(guò)目標(biāo)器件表現(xiàn)出來(lái),而目標(biāo)器件的資源占用率是設(shè)計(jì)成功與否的關(guān)鍵。雖然HDL設(shè)計(jì)語(yǔ)言與設(shè)計(jì)平臺(tái)與具體硬件無(wú)關(guān),設(shè)計(jì)者能最大程度地將自己的才智和創(chuàng)造力集中在系統(tǒng)性能提高和成本降低上,但描述方法、設(shè)計(jì)規(guī)則和邏輯設(shè)計(jì)等均對(duì)電路的結(jié)構(gòu)有一定的影響。不合理的V HDL設(shè)計(jì)往往占用過(guò)多的系統(tǒng)資源,有些甚至不能在目標(biāo)器件中適配,因此,應(yīng)該在設(shè)計(jì)時(shí)對(duì)有些事項(xiàng)加以注意。

1　毛刺問(wèn)題的處理

在EDA環(huán)境中,毛刺是系統(tǒng)設(shè)計(jì)是否成功的關(guān)鍵。毛刺(競(jìng)爭(zhēng)-冒險(xiǎn))現(xiàn)象是長(zhǎng)期困繞電子工程師的問(wèn)題之一。由于毛刺的存在,使得系統(tǒng)存在許多不穩(wěn)定因素,經(jīng)常會(huì)造成對(duì)脈沖上下沿敏感的電路產(chǎn)生誤動(dòng)作。毛刺主要是由門電路延時(shí)及路徑延時(shí)造成的,采用傳統(tǒng)設(shè)計(jì)方法時(shí),毛刺必須在硬件測(cè)試時(shí)才有機(jī)會(huì)發(fā)現(xiàn)。但在現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)時(shí),通過(guò)EDA軟件,完全可以找出毛刺產(chǎn)生的原因及產(chǎn)生的位置,并且非常精確和接近實(shí)際情況。

目前常使用三種方法來(lái)消除毛刺[1],它們分別為延時(shí)法、選通法和修改邏輯設(shè)計(jì)法。其中,修改邏輯設(shè)計(jì)能從根本上消除毛刺,但該方法要求使用者掌握電路的工作狀態(tài)及其轉(zhuǎn)換,有時(shí)需要多路輸出,使用起來(lái)有一定的復(fù)雜性。

2　FP GA及CPLD器件的選擇

現(xiàn)場(chǎng)可編程門陣列FP G A(Field Programmable G ate Array)和復(fù)雜可編程邏輯器件CPLD(Complex Pro2 grammable Logic Device)均是目前大量使用的可編程大規(guī)模集成電路?？删幊唐骷氖褂?大大縮短了電子產(chǎn)品的設(shè)計(jì)周期,減少了設(shè)計(jì)費(fèi)用及風(fēng)險(xiǎn),是電子產(chǎn)品領(lǐng)域的一場(chǎng)革命。

FP G A器件將邏輯功能塊排列為陣列,并由可編程的內(nèi)部連線連接這些功能塊來(lái)實(shí)現(xiàn)相應(yīng)的邏輯功能。FP G A器件的內(nèi)部可以分成三個(gè)組成部分,分別是可構(gòu)造的輸入/輸出模塊IOB(Input/Output Block)、可構(gòu)造邏輯塊CLB(Configurable Logic Blocks)和可編程內(nèi)部連線資源PIA(Programmable Interconnect Array)。

CPLD器件將多個(gè)可編程陣列器件(PAL)集成到一個(gè)芯片內(nèi),一般包含三個(gè)部分,分別為可編程邏輯功能塊(FB)、可編程I/O單元以及可編程內(nèi)部連線,有些CPLD器件還集成RAM、雙口RAM和FIFO等。盡管FP G A和CPLD均為可編程器件,有很多共同的特點(diǎn),但由于結(jié)構(gòu)上的差異,在使用時(shí),必須注意以下幾點(diǎn):

(1)CPLD器件編程時(shí)采用E2PROM或FAST FLASH技術(shù),使用時(shí)無(wú)需外部存儲(chǔ)芯片,系統(tǒng)斷電時(shí),編程信息不丟失;而FP G A器件必須使用外部存儲(chǔ)器存儲(chǔ)編程的信息。由于采用SRAM存儲(chǔ)技術(shù),FP G A編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),必須將編程信息重新寫入SRAM中,但其編程次數(shù)沒(méi)有限制,可以

Ξ收稿日期:2005-03-04

作者簡(jiǎn)介:劉文杰(1966-),男,副教授,主要研究方向?yàn)闄C(jī)電一體化技術(shù)。

總結(jié)

以上是生活随笔為你收集整理的chipsel语言_用VHDL语言对FPGA和CPLD器件进行开发时应注意的事项的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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