一、實(shí)驗(yàn)?zāi)康?/h2>

（1）學(xué)習(xí)并掌握Quartus II的使用方法
（2）學(xué)習(xí)使用原理圖方法進(jìn)行邏輯設(shè)計(jì)輸入，并初步了解可編程器件設(shè)計(jì)的全過程
（3）熟悉ALTERA公司EDA設(shè)計(jì)工具軟件Quartusll設(shè)計(jì)一個(gè)3-8譯碼器，并在實(shí)驗(yàn)開發(fā)系統(tǒng)上熟悉原理圖輸入及仿真步驟，掌握組合邏輯電路的設(shè)計(jì)及靜態(tài)測(cè)試方法

二、實(shí)驗(yàn)儀器設(shè)備

（1） PC機(jī)一臺(tái)。
（2）Quartus Ⅱ開發(fā)軟件一套
（3）EDA實(shí)驗(yàn)開發(fā)系統(tǒng)一套

三、實(shí)驗(yàn)原理

譯碼是相對(duì)于編碼的逆過程，在基于一定硬件支持下能是將具有特定含義的二進(jìn)制代碼通過特定的邏輯電路設(shè)計(jì)進(jìn)而轉(zhuǎn)換成控制信號(hào)，也就是將每個(gè)輸入的二進(jìn)制代碼轉(zhuǎn)譯成對(duì)應(yīng)的高低電平信號(hào)并輸出。具有譯碼功能的邏輯電路簡(jiǎn)稱為譯碼器。
譯碼器可以分為兩種基本的類型，其中一種是將一系列代碼轉(zhuǎn)換成與之一 一相對(duì)應(yīng)的實(shí)際高低電平有效控制信號(hào),這種譯碼器稱為唯一地址譯碼器，通常情況下這種譯碼器被用于計(jì)算機(jī)系統(tǒng)中對(duì)存儲(chǔ)單元地址的譯碼，即將每一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號(hào)，從而選中存儲(chǔ)單元中與之對(duì)應(yīng)的單元;另一種譯碼器是將一種代碼轉(zhuǎn)換成另一種有別于之前代碼,如可以將BCD 代碼轉(zhuǎn)換為七段顯示譯碼器執(zhí)行的動(dòng)作就是把一個(gè)4位BCD碼轉(zhuǎn)換為7位碼輸出。如果有N個(gè)二進(jìn)制選擇線，則最多可譯碼為$2^N$個(gè)數(shù)據(jù)。

四、實(shí)驗(yàn)內(nèi)容

3-8譯碼器的邏輯線路圖如圖所示

在本實(shí)驗(yàn)中,采用原理圖設(shè)計(jì)方法實(shí)現(xiàn)一個(gè)簡(jiǎn)易3-8 譯碼器的設(shè)計(jì)。用三個(gè)按鍵來模擬3-8譯碼器的三個(gè)輸入邏輯電平信號(hào)，用八個(gè) LED燈來表示3-8譯碼器的八個(gè)輸出邏輯電平譯碼器的真值表進(jìn)行對(duì)比,信號(hào)。通過輸入不同的邏輯電平值來觀察輸出電平結(jié)果，與3-8看是否一致。
3-8譯碼器真值表見下表

3-8譯碼器的時(shí)序仿真圖如圖所示

VHDL代碼示例（上面繪制電路法和下面代碼法任選其一即可）：

Library ieee; Use ieee.std_logic_ 1164.all; Entity decoder3_8 is Port( a:in std_logic_vector (2 downto 0);g1,g2,g3:in std_logic;y:out std_ logic vector (7 downto 0)); End; Architecture one of decoder3_8 is Begin Process (a,g1,g2,g3) BeginIf g1='0' then y<="11111111";Elsif g2='1' or g3='1' then Y<="11111111";ElseCase a isWhen "000" =>y<="11111110";When "001" =>y<="11111101";When "010" =>y<="11111011";When "011" =>y<="11110111";When "100" =>y<="11101111";When "101" =>y<="11011111";When "110" =>y<="10111111";When "111" =>y<="01111111";When others =>y<="11111111";End case;End if; End process; End;

五、實(shí)驗(yàn)步驟

（1）創(chuàng)建一個(gè)工程文件夾,該工程所有的文件都保存在這文件夾中，英文命名文件夾。
（2）啟動(dòng)Quartus Ⅱ建立個(gè)空白工程，然后命名為 decoder.bdf。
（3）新建原理圖文件 decoder.bdf，輸入原理圖并保存，并進(jìn)行編譯,若編譯過程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。
（4）建立仿真文件，輸入仿真波形并保存，對(duì)設(shè)計(jì)進(jìn)行功自能仿真。
（5）功能仿真正確的情況下選擇目標(biāo)器件并對(duì)相應(yīng)的引腳進(jìn)仃鋇疋,仕遼里所選擇的器件為 Altera公司 Cyclone系列的 EPIC12Q240C8芯片。將未使用的管腳設(shè)置為三態(tài)輸入。
（6）對(duì)該工程文件進(jìn)行全程編譯處理,若在編譯過程中發(fā)現(xiàn)錯(cuò)誤，則找出并更正錯(cuò)誤,直至編譯成功為止。
（7）拿出 USB BlasterlAlter:a ByteBlasterII下載電纜,并將。此電纜的兩端分別接到PC機(jī)的USB 口/打印機(jī)并口和實(shí)驗(yàn)箱的 JTAG下載口上,打開電源，執(zhí)行下載命令，把原理圖下載到 FPGA 器件中。觀察輸出的結(jié)果與3-8譯碼器的真值表是否一致。

六、實(shí)驗(yàn)要求

（1）用原理圖方法實(shí)現(xiàn)3-8譯碼器。
（2）設(shè)計(jì)仿真文件，進(jìn)行軟件驗(yàn)證。
（3）通過下載線下載到實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試驗(yàn)證。
（4）選擇實(shí)驗(yàn)電路模式5。

源代碼下載：3-8譯碼器設(shè)計(jì)源代碼–VHDL

總結(jié)

以上是生活随笔為你收集整理的3-8 译码器设计实验--VHDL的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網(wǎng)站內(nèi)容還不錯(cuò)，歡迎將生活随笔推薦給好友。