一、實驗目的

（1）了解一般狀態機的設計與應用
（2）學習并掌握Quartus II的使用方法
（3）學習簡單時序電路的設計和硬件測試。
（3）學習使用VHDL 語言方法進行邏輯設計輸入
（3）掌握利用有限狀態機實現一般時序邏輯的分析方法
（5）學習用狀態機對A/D轉換器 ADC0809的采樣控制電路
（6）學習設計A/D采樣控制電路,學習較復雜的數字系統設計方法，并在實驗開發系統上熟悉運行輸入及仿真步驟原理

二、實驗儀器設備

（1） PC機一臺。
（2）Quartus Ⅱ開發軟件一套
（3）EDA實驗開發系統一套(EP1C12Q240C8)

三、實驗原理

ADCO809是 CMOS的8的A/D轉換器，片內有8路模擬開關,可控制8個模擬量中的一個進入轉換器中。轉換時間約為100us，含鎖存控制的8路多路開關,輸出有三態緩沖器控制，單5V電源供電。
主要控制信號如圖所示,START是轉換啟動信號，高電平有效:ALE是3位通道選擇地址（ADDC、ADDB、 ADDA）信號的鎖存信號。當模擬量送至某一輸入端（如 IN1或IN2等)，由3位地址信號選擇,而地址信號由 ALE鎖存;EOC是轉換情況狀態信號，當啟動轉換約100us后，EOC產生一個負脈沖，以表示轉換結束;在EOC的上升沿后，若使輸出使能信號OE為高電平，則控制打開三態緩沖器，把轉換好的位數據結果輸至數據總線,至此ADC0809的一次轉換結束控制 ADC0809采樣的狀態圖如圖所示。參考程序的采樣狀態機結構圖如圖所示。

四、實驗內容

利用Ouartus Il對參考程序進行文本編輯輸入和仿真測試，給出仿真波形。最后進行引腳鎖定并進行測試,硬件驗證參考程序電路對 ADC0809的控制功能。測試步驟:建議選擇電路模式5，ADC0809的轉換時鐘 CLK已經事先接有750kHz的頻Z率,引腳鎖定為 START接PIO34,OE (ENABLE）接PIO35，EOC接PIO8, ALE接PIO33,狀態機時鐘 CLK接clock0,ADDA 接PIO32(ADDB和 ADDC(都接GND),ADCO809的8位輸出數據線接PI023～PIO16,。鎖存輸出Q顯示于數碼8/數碼7（PIO47～PIO40）。

五、實驗步驟

將GW48 EDA系統左下角的撥碼開關4、6、7向下撥，其余向上，即使0809工作使能，使FPGA能接收來自0809轉換結束的信號(對于GW48-CK系統，左下角選擇插針處的“轉換結束”和“A/D使能”用二短路帽短接)。下載ADC0809中的ADCINT.sof到實驗板的FPGA中; clock0 的短路帽接可選12MHz6MHz、65536Hz等頻率;按動一次右側的復位鍵;用螺絲刀旋轉GW48系統左下角的精密電位器，以便為ADC0809提供變化的待測模擬信號(注意，這時必須在程序中賦值: ADDA<=‘1’,這樣就能通過實驗系統左下的AIN1輸入端與電位器相接，并將信號輸入0809的IN1端)。這時數碼管8和7將顯示ADC0809采樣的數字值(16進制)，數據來自FPGA的輸出。數碼管2和1也將顯示同樣數據，此數據直接來自0809的數據口。實驗結束后注意將撥碼開關撥向默認:僅“4”向下。

代碼示例：

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADCINT IS PORT (D : IN STD_LOGIC_VECTOR (7 DOWNTO 0);CLK: IN STD_LOGIC;EOC: IN STD_LOGIC;ALE: OUT STD_LOGIC;OE : OUT STD_LOGIC;START:OUT STD_LOGIC;ADDA: OUT STD_LOGIC;LOCK0:OUT STD_LOGIC;Q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3, st4);SIGNAL current_states, next_states: states:=st0;SIGNAL REGL :STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK :STD_LOGIC;BEGINADDA <= '1';Q <= REGL;LOCK0 <= LOCK; COM: PROCESS (current_states,eoc)BEGINCASE current_states ISWHEN st0=>ALE<='0';START<='0';LOCK<='0';OE<='0';next_states<=st1;WHEN st1=>ALE<='1';START<='1';LOCK<='0';OE<='0';next_states<=st2;WHEN st2=>ALE<='0';START<='0';OE<='0';IF (EOC='1') THEN next_states<=st3;ELSE next_states<=st2;END IF;WHEN st3=> ALE<='0';START<='0';LOCK<='0';OE<='1';next_states<=st4;WHEN st4=>ALE<='0';START<='0';LOCK<='1';OE<='1';next_states <=st0;WHEN OTHERS=>next_states<=st0;END CASE;END PROCESS COM;REG: PROCESS (CLK)BEGINIF (CLK'EVENT AND CLK='1') THEN current_states<=next_states;END IF;END PROCESS REG; LATCH1:PROCESS (LOCK)BEGIN IF LOCK='1' AND LOCK'EVENT THEN REGL<=D;END IF;END PROCESS LATCH1;END behav;

A/D采樣控制電路時序圖示例：

工程文件下載：
A/D采樣控制電路設計—VHDL
結構圖信號與引腳對照表：
結構圖信號與引腳對照表

總結

以上是生活随笔為你收集整理的A/D采样控制电路设计---VHDL的全部內容，希望文章能夠幫你解決所遇到的問題。

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