一

實(shí)驗(yàn)?zāi)康?/p>

1

．熟悉Ｑ

uartusII

的ＶＨＤＬ文本設(shè)計(jì)流程全過程，學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)與仿真

2

．掌握簡單邏輯電路的設(shè)計(jì)方法與功能仿真技巧。

3

．學(xué)習(xí)使用

V

AHDL

語言進(jìn)行含異步清零和同步加載與時鐘使能的計(jì)數(shù)器的設(shè)計(jì)

二

實(shí)驗(yàn)儀器設(shè)備

1

．

PC

機(jī)，

1

臺

2

．Ｑ

uartusII

系統(tǒng)

三

實(shí)驗(yàn)原理

含計(jì)數(shù)使能、異步復(fù)位

4

位加法計(jì)數(shù)器，其中有鎖存器、

rst

是異步清零信號，低電平

有效；

clk

是鎖存信號、當(dāng)

ena

為

1

時使能鎖存器。

四

實(shí)驗(yàn)內(nèi)容

用

VHDL

語言設(shè)計(jì)一個含異步清零和同步加載與時鐘使能的計(jì)數(shù)器，并進(jìn)行編輯，編

譯與仿真。要求

(1)

設(shè)計(jì)含有異步清零

CLR

和時鐘使能端

ENA

。

(2)

用

D

觸發(fā)器設(shè)計(jì)帶有上述功能的十進(jìn)制的加法計(jì)數(shù)器。

五

實(shí)驗(yàn)程序

LIBRARY?IEEE;

USE?IEEE.STD_LOGIC_1164.ALL;

USE?IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY?CNT10?IS

PORT(CLK,RST,EN?:?IN?STD_LOGIC;

CQ?:?OUT?STD_LOGIC_VECTOR(3

DOWNTO

0);

COUT?:?0UT?STD_LOGIC);

END?ENTITY?CNT10;

ARCHITECTURE?behav?OF?CNT10?IS

BEGIN

PROCESS?(CLK,RST,EN)

V

ARIABLE

CQI?:?STD_LOGIC_VECTOR(3

DOWNTO?0);

BEGIN

IF?RST=

‘

1

’

THEN?CQI:=(OTHERS?=>

‘

0

’

);

ELSIF?CLK

’

EVENT?AND?CLK=

‘

1

’

THEN

IF?EN=

‘

1

’

THEN

IF?CQI<9?THEN?CQI:=CQI+1;

ELSE

CQI

:=

(OTHERS?=>

‘

0

’

);

END?IF;

END?IF;

END?IF;

IF?CQI=9?THEN?COUT<=

‘

1

’

;

ELSE?COUT<=

‘

0

’

;

END?IF;

CQ<=CQI;

END?PROCESS;

END?ARCHITECTURE?behav;

六

.

實(shí)驗(yàn)仿真圖形

總結(jié)

以上是生活随笔為你收集整理的hdl四位二进制计数器_四位二进制加法计数器的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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