實驗室項目需要，需要將在服務(wù)器段跑出的網(wǎng)絡(luò)參數(shù)配置到FPGA上，一種方法是直接利用verilog或者vhdl直接去寫一個網(wǎng)絡(luò)的前向傳播模型，另一種就是用 C/C++ 來描述網(wǎng)絡(luò)的前向傳播模型，然后利用Vivado的HLS將其轉(zhuǎn)化為硬件描述語言——verilog或者vhdl。第一種方法資源利用率高，但需要考慮時序和并行性(硬件語言設(shè)計的兩個重要因素)，這一點(diǎn)比較困難；第二種方法相對高效且容易一點(diǎn)；作為一個新手，本著先將流程跑通的想法，我選擇了第二種方法作為首次嘗試的方法，通過高亞軍老師的視頻課來學(xué)習(xí)的，附上鏈接：https://www.bilibili.com/video/av41246874?www.bilibili.com

先來談?wù)凜PU、GPU、DSP、FPGA之間的區(qū)別：https://blog.csdn.net/Qiuoooooo/article/details/81779583?blog.csdn.net

對于一個軟件工程師，應(yīng)該掌握的程度：

1. FPGA內(nèi)部每個單元的功能；

2. 具體的算法操作和每個單元之間的對應(yīng)關(guān)系；

3. 算法模型中資源的利用率；

4. 算法模型的優(yōu)化方法；

總結(jié)起來就一句話“怎樣能使得我們用C/C++轉(zhuǎn)化成的HDL代碼可以高效運(yùn)行？”，這也是我們優(yōu)化的目標(biāo)，下面給出我做的筆記：

Vivado HLS(High-level Synthesis)筆記一：HLS基本流程https://blog.csdn.net/h__ang/article/details/90052612?blog.csdn.net

Vivado HLS(High-level Synthesis)筆記二：數(shù)據(jù)類型及其初始化、復(fù)合數(shù)據(jù)類型、HLS中的C++基本運(yùn)算https://blog.csdn.net/h__ang/article/details/90070607?blog.csdn.net

Vivado HLS(High-level Synthesis)筆記三：Test benchhttps://blog.csdn.net/h__ang/article/details/90082946?blog.csdn.net

Vivado HLS(High-level Synthesis)筆記四：接口綜合https://blog.csdn.net/h__ang/article/details/90084477?blog.csdn.net

Vivado HLS(High-level Synthesis)筆記五：for循環(huán)優(yōu)化https://blog.csdn.net/h__ang/article/details/90116641?blog.csdn.net

Vivado HLS(High-level Synthesis)筆記六：數(shù)組優(yōu)化https://blog.csdn.net/h__ang/article/details/90139532?blog.csdn.net

Vivado HLS(High-level Synthesis)筆記七：函數(shù)層面的優(yōu)化https://blog.csdn.net/h__ang/article/details/90141926?blog.csdn.net

Vivado HLS(High-level Synthesis)筆記八：優(yōu)化方法綜述https://blog.csdn.net/h__ang/article/details/90142515?blog.csdn.net

總結(jié)

以上是生活随笔為你收集整理的vivadohlsdsp_Vivado HLS学习笔记的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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