FPGAQuartusII時鐘約束

FPGA QuartusII 時鐘約束

時鐘約束(Clock Specification)：

約束所有時鐘(包括你的設(shè)計中特有的時鐘)對準確的時序分析結(jié)果而言是必不可少的。Quartus II TimeQuest Timing Analyzer為各種各樣的時鐘配置和典型時鐘提供許多SDC命令。

這個章節(jié)將介紹SDC可用的應(yīng)用編程接口，以及描述指定的時鐘特性。

時鐘(Clocks)

使用create_clock命令為任何register, port或pin進行時鐘特性描述，使其具有獨一的時鐘特性。例6–2展示了create_clock命令：

Example 6–2. create_clock Command

create_clock

-period

[-name ]

[-waveform ]

[-add]

Table 6–6. create_clock Command Options

選項描述-period 指定時鐘周期[-name ]指定時鐘名稱(不一定是約束時鐘的節(jié)點名稱)[-waveform ]指定時鐘上升沿/下降沿[-add]可以對一個時鐘節(jié)點進行多個時鐘約束指定你要約束的時鐘(目標節(jié)點)

Example 6–3 約束時鐘頻率100MHz，占空比50%，0ns上升沿，5ns下降沿。

Example 6–3. 100MHz Clock Creation

create_clock –period 10 –waveform 0 5 clk

Example 6–4和上例相差90度的相位。

Example 6–4. 100MHz Shifted by 90 Degrees Clock Creation

create_clock –period 10 –waveform 2.5 7.5 clk_sys

使用create_clock命令約束時鐘缺省的source Latency值為0。Quartus II TimeQuest Timing Analyzer自動為非虛擬時鐘(non-virtual clocks)計算時鐘網(wǎng)絡(luò)延時(clock’s network latency)。

Quartus II Handbook, Volume 3 6-29

生成時鐘(Generated Clocks)

Quartus II TimeQuest Timing Analyzer可以把修改或改變主時鐘(或者引入時鐘)特性的分頻時鐘、波紋時鐘和電路作為生成時鐘。

你可以定義這些電路的輸出作為生成時鐘。這些定義可以讓Quartus II TimeQuest Timing Analyzer分析這些時鐘以及關(guān)聯(lián)的時鐘網(wǎng)絡(luò)延時(network latency)。

使用create_generated_clock命令定義生成時鐘。

Example 6–5. create_generated_clock Command

create_generated_clock

[-name ]

-source

[-edges ]

[-edge_shift ]

[-divide_by ]

[-multiply_by ]

[-duty_cycle ]

[-add]

[-invert]

[-master_clock ]

[-phase ]

[-offset ]

Table 6–7. create_generated_clock Command Options

選項描述-name 生成時鐘名-source 指定被設(shè)定的時鐘節(jié)點-edges |

-edge_shift -edges指定和主時鐘的上升沿和下降沿有關(guān)的新的上升沿和下降沿-divide_by |

-multiply_by -divide_by和-multiply_by要素是基于第一個時鐘上升沿，通過設(shè)定來延長或者縮短指定要素的波形-duty_cycle 指定生成時鐘的占空比-add允許你對同一個管腳添加多個時鐘約束-invert-master_clo

總結(jié)

以上是生活随笔為你收集整理的quartus 修改 时钟_FPGAQuartusII时钟约束.doc的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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