專家關(guān)于高速線路的布線問題解答1
1。 如何處理實(shí)際布線中的一些理論沖突的問題
問：在實(shí)際布線中，很多理論是相互沖突的；
例如： 1。處理多個(gè)模/數(shù)地的接法：理論上是應(yīng)該相互隔離的，但在實(shí)際的小型化、高密度布線中，由于空間的局限或者絕對(duì)的隔離會(huì)導(dǎo)致小信號(hào)模擬地走線過長，很難 實(shí)現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個(gè)完整的孤島，該功能模塊的模/數(shù)地都連接在這一個(gè)孤島上。再通過溝道讓孤島和“大”地連接。 不知這種做法是否正確？
2。理論上晶振與CPU的連線應(yīng)該盡量短，由于結(jié)構(gòu)布局的原因，晶振與CPU的連線比較長、比較細(xì)，因此受到了干擾，工作不穩(wěn)定，這時(shí)如何從布線解決這個(gè) 問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請(qǐng)問如何解決這些沖突？

答：1. 基本上, 將模/數(shù)地分割隔離是對(duì)的。 要注意的是信號(hào)走線盡量不要跨過有分割的 地方(moat), 還有不要讓電源和信號(hào)的回流電流路徑(returning current path)變太大。
2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號(hào), 必須滿足loop gain與phase的規(guī)范, 而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠(yuǎn), 地平面上的噪聲也會(huì)影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進(jìn)可能靠近。
3. 確實(shí)高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號(hào)的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號(hào)走內(nèi)層。 最后才用電阻電容或ferrite bead的方式, 以降低對(duì)信號(hào)的傷害。

2。在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問題？差分布線方式是如何實(shí)現(xiàn)的？對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線，如何實(shí)現(xiàn)差分布線？
答：信號(hào)完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線 的拓樸。 差分對(duì)的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩 種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side 實(shí)現(xiàn)的方式較多。 要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義。所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無法使用差分布線的。

專家關(guān)于高速線路的布線問題解答2
3。 關(guān)于高速差分信號(hào)布線
問：在pcb上靠近平行走高速差分信號(hào)線對(duì)的時(shí)候，在阻抗匹配的情況下，由于兩線的相互耦合，會(huì)帶來很多好處。但是有觀點(diǎn)認(rèn)為這樣會(huì)增大信號(hào)的衰減，影響 傳輸距離。是不是這樣，為什么？我在一些大公司的評(píng)估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，我不懂那一種效果更好。我 的信號(hào)1GHz以上，阻抗為50歐姆。在用軟件計(jì)算時(shí)，差分線對(duì)也是以50歐姆來計(jì)算嗎？還是以100歐姆來算？接收端差分線對(duì)之間可否加一匹配電阻？
答：會(huì)使高頻信號(hào)能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時(shí), 可看出他們對(duì)信號(hào)衰減的影響程度。 差分線的耦合是會(huì)影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會(huì)使信號(hào)源送到線上的電壓小一點(diǎn)。 至于, 因耦合而使信號(hào)衰減的理論分析我并沒有看過, 所以我無法評(píng)論。 對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。 需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴?若兩線忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。 差分阻抗的計(jì)算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗, 與線距有關(guān)。 所以, 要設(shè)計(jì)差分阻抗為100歐姆時(shí), 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。

4。問：問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點(diǎn)連接，加粗地線和電源線外，希望專家給一些好的意見和建議！
答：除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數(shù)字電路共享電源, 最好要加濾波線路。 另外, 數(shù)字信號(hào)和模擬信號(hào)不要有交錯(cuò), 尤其不要跨過分割地的地方(moat)。

5。 關(guān)于高速PCB設(shè)計(jì)中信號(hào)層空白區(qū)域敷銅接地問題
問：在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，那么多個(gè)信號(hào)層的敷銅是都接地好呢， 還是一半接地，一半接電源好呢？
答：般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離， 因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。 也要注意不要影響到它層的特 性阻抗， 例如在dual stripline的結(jié)構(gòu)時(shí)。

6。 高速信號(hào)線的匹配問題
問：在高速板(如p4的主板)layour，為什么要求高速信號(hào)線(如cpu數(shù)據(jù)，地址信號(hào)線）要匹配? 如果不匹配會(huì)帶來什么隱患？其匹配的長度范圍（既信號(hào)線的時(shí)滯差）是由什么因素決定的，怎樣計(jì)算？
答： 要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(yīng)(transmission line effect)所引起的反射(reflection)影響到信號(hào)完整性(signal integrity)和延遲時(shí)間(flight time)。也就是說如果不匹配，則信號(hào)會(huì)被反射影響其質(zhì)量。 所有走線的長度范圍都是根據(jù)時(shí)序(timing)的要求所訂出來的。影響信號(hào)延遲時(shí)間的因素很多，走線長度只是其一。P4要求某些信號(hào)線長度要在某個(gè)范圍 就是根據(jù)該信號(hào)所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長度的允許誤差。 至于， 上述兩種模式時(shí)序的計(jì)算， 限于時(shí)間與篇幅不方便在此詳述， 請(qǐng)到下列網(wǎng)址http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。

7。 問： 在高密度印制板上通過軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測(cè)試要求嗎?添加測(cè)試點(diǎn)會(huì)不會(huì)影響高速信號(hào)的質(zhì)量？
答：一般軟件自動(dòng)產(chǎn)生測(cè)試點(diǎn)是否滿足測(cè)試需求必須看對(duì)加測(cè)試點(diǎn)的規(guī)范是否符合測(cè)試機(jī)具的要求。另外，如果走線太密且加測(cè)試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒辦法 自動(dòng)對(duì)每段線都加上測(cè)試點(diǎn)，當(dāng)然，需要手動(dòng)補(bǔ)齊所要測(cè)試的地方。 至于會(huì)不會(huì)影響信號(hào)質(zhì)量就要看加測(cè)試點(diǎn)的方式和信號(hào)到底多快而定。基本上外加的測(cè)試點(diǎn)(不用線上既有的穿孔(via or DIP pin)當(dāng)測(cè)試點(diǎn))可能加在線上或是從線上拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在線上，后者則是多了一段分支。這兩個(gè)情況都會(huì)對(duì)高速信號(hào)多多 少少會(huì)有點(diǎn)影響，影響的程度就跟信號(hào)的頻率速度和信號(hào)緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測(cè)試點(diǎn)越小越好(當(dāng)然還要滿足測(cè)試機(jī)具的要求)分支越短越好。

8。如何選擇PCB板材?如何避免高速數(shù)據(jù)傳輸對(duì)周圍模擬小信號(hào)的高頻干擾,有沒有一些設(shè)計(jì)的基本思路? 謝謝
答：選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的 頻率)時(shí)這材質(zhì)問題會(huì)比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損dielectric loss會(huì)對(duì)信號(hào)衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。 避免高頻干擾的基本思路是盡量降低高頻信號(hào)電磁場(chǎng)的干擾，也就是所謂的串?dāng)_(Crosstalk)。可用拉大高速信號(hào)和模擬信號(hào)之間的距離，或加 ground guard/shunt traces在模擬信號(hào)旁邊。還要注意數(shù)字地對(duì)模擬地的噪聲干擾。

9。眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。 mechanical，keepoutlayer,topoverlay,bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer 這些層不知道它們的確切含義。希望您指教。
答：在EDA軟件的專門術(shù)語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。
Mechnical: 一般多指板型機(jī)械加工尺寸標(biāo)注層
Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區(qū)域。這幾個(gè)限制可以獨(dú)立分開定義。 Topoverlay: 無法從字面得知其意義。多提供些訊息來進(jìn)一步討論。
Bottomoverlay: 無法從字面得知其意義。可多提供些訊息來進(jìn)一步討論。
Toppaste: 頂層需要露出銅皮上錫膏的部分。
Bottompaste: 底層需要露出銅皮上錫膏的部分。
Topsolder: 應(yīng)指頂層阻焊層，避免在制造過程中或?qū)砭S修時(shí)可能不小心的短路 Bottomsolder: 應(yīng)指底層阻焊層。
Drillguide: 可能是不同孔徑大小，對(duì)應(yīng)的符號(hào)，個(gè)數(shù)的一個(gè)表。
Drilldrawing: 指孔位圖，各個(gè)不同的孔徑會(huì)有一個(gè)對(duì)應(yīng)的符號(hào)。
Multilayer: 應(yīng)該沒有單獨(dú)這一層，能指多層板，針對(duì)單面板和雙面板而言。

10。一個(gè)系統(tǒng)往往分成若干個(gè)PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導(dǎo)致形成許許多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪聲，不知這個(gè)問題如何解決？
答：各個(gè)PCB板子相互連接之間的信號(hào)或電源在動(dòng)作時(shí)，例如A板子有電源或信號(hào)送到B板子，一定會(huì)有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會(huì)找阻抗最小的地方流回去。所以，在各個(gè)不管是電源或信號(hào)相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以 降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的 電流從這個(gè)地方走)，降低對(duì)其它較敏感信號(hào)的影響。
11。（1）能否提供一些經(jīng)驗(yàn)數(shù)據(jù)、公式和方法來估算布線的阻抗。（2）當(dāng)無法滿足阻抗匹配的要求時(shí)，是在信號(hào)線的末端加并聯(lián)的匹配電阻好，還是在信號(hào)線上加串聯(lián)的匹配電阻好。（3）差分信號(hào)線中間可否加地線
答：1.以下提供兩個(gè)常被參考的特性阻抗公式： a.微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應(yīng)用。 b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應(yīng)用。 最好還是用仿真軟件來計(jì)算比較準(zhǔn)確。
2.選擇端接(termination)的方法有幾項(xiàng)因素要考慮: a.信號(hào)源(source driver)的架構(gòu)和強(qiáng)度。 b.功率消耗(power consumption)的大小。 c.對(duì)時(shí)間延遲的影響，這是最重要考慮的一點(diǎn)。 所以，很難說哪一種端接方式是比較好的。
3.差分信號(hào)中間一般是不能加地線。因?yàn)椴罘中盘?hào)的應(yīng)用原理最重要的一點(diǎn)便是利用差分信號(hào)間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會(huì)破壞耦合效應(yīng)。

12。 能介紹一些國外的目前關(guān)于高速PCB設(shè)計(jì)水平、加工能力、加工水平、加工材質(zhì)以及相關(guān)的技術(shù)書籍和資料嗎？
答：現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計(jì)算機(jī)等相關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB板的工作頻率已達(dá)GHz上下，迭層數(shù)就我所知有到40層之多。計(jì)算機(jī)相 關(guān)應(yīng)用也因?yàn)樾酒倪M(jìn)步，無論是一般的PC或服務(wù)器(Server)，板子上的最高工作頻率也已經(jīng)達(dá)到400MHz (如Rambus) 以上。因應(yīng)這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。 這些設(shè)計(jì)需求都有廠商可大量生產(chǎn)。 以下提供幾本不錯(cuò)的技術(shù)書籍： 1.Howard W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
2.Stephen H. Hall，“High-Speed Digital System Design”；
3.Brian Yang，“Digital Signal Integrity”；

13. 有關(guān)柔性電路板的設(shè)計(jì)與加工
我公司打算采用柔性電路板設(shè)計(jì)來解決小型成像系統(tǒng)中信號(hào)傳送和電路板互接的問題。請(qǐng)問剛?cè)岚逶O(shè)計(jì)是否需要專用設(shè)計(jì)軟件與規(guī)范？另外國內(nèi)何處可以承接該類電路板加工？
answer: 可以用一般設(shè)計(jì)PCB的軟件來設(shè)計(jì)柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個(gè)廠商會(huì)依據(jù)他們的制造能力會(huì)對(duì)最小線寬、最小線距、最 小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補(bǔ)強(qiáng)。至于生產(chǎn)的廠商可上網(wǎng)”FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該可以找到。
14. PCB的布線調(diào)整
我想請(qǐng)問一個(gè)問題:因覺機(jī)器布的不如意,調(diào)整起來反而費(fèi)時(shí)。我一般是用的手工布線,現(xiàn)在搞的PCB板多半要用引腳密度較大的貼片封裝芯片,而且?guī)Э偩€的 (ABUS,DBUS,CBUS等),因工作頻率較高,故引線要盡可能短.自然的就是很密的信號(hào)線勻布在小范圍面積的板子上。我現(xiàn)感覺到花的時(shí)間較多的是 調(diào)整這些密度大的信號(hào)線, 一是調(diào)整線間的距離,使之盡可能的均勻。因?yàn)樵诓季€的過程中,一般的都時(shí)不時(shí)的要改線。每改一次都要重新均勻每一根已布好的線的間距。越是布到最后，這種 情況越是多。 二是調(diào)整線的寬度,使之在一定寬度中盡可能的容下新増加的線。一般一條線上有很多彎曲,一個(gè)彎就是一段,手工調(diào)整只能一段一段地調(diào)整,調(diào)整起來也費(fèi)時(shí)間。 我想如果在布線的過程中,能按我的思路先粗粗地手工拉線,完了以后, 軟件能從這兩個(gè)方面幫我自動(dòng)地調(diào)整。或是即便已布完，如要改線，也是粗粗地改一下，然后讓軟件調(diào)整。甚至，到最后我覺的需要調(diào)整元件的封裝，也就是說整片 布線都需要調(diào)整，都讓軟件來干。那樣就要快多了.我用的是Protel98。我知道這軟件能做自動(dòng)均勻調(diào)整元件封裝的距離而不能自動(dòng)調(diào)整線距和線寬。可能 是其中的一些功能我還不會(huì)用,或是有其他什么辦法,在此請(qǐng)教一下。
answer:線寬和線距是影響走線密度其中兩個(gè)重要的因素。一般在設(shè)計(jì)工作頻率較高的板子時(shí)，布線之前需要先決定走線的特性阻抗。在PCB迭層固定的情 況下，特性阻抗會(huì)決定出符合的線寬。而線距則和串?dāng)_(Crosstalk)大小有絕對(duì)的關(guān)系。最小可以接受的線距決定于串?dāng)_對(duì)信號(hào)時(shí)間延遲與信號(hào)完整性的 影響是否能接受。這最小線距可由仿真軟件做預(yù)仿真(pre-simulation)得到。也就是說，在布線之前，需要的線寬與最小線距應(yīng)該已經(jīng)決定好了， 并且不能隨意更動(dòng)，因?yàn)闀?huì)影響特性阻抗和串?dāng)_。這也是為什幺大部分的EDA布線軟件在做自動(dòng)布線或調(diào)整時(shí)不會(huì)去動(dòng)線寬和最小線距。 如果這線寬和最小線距已經(jīng)設(shè)定好在布線軟件，則布線調(diào)整的方便與否就看軟件繞線引擎的能力強(qiáng)弱而定。如果您對(duì)蔽公司Expedition有興趣試看看我們 的繞線引擎，

15. 關(guān)于高速數(shù)字PCB
請(qǐng)問適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？另外，一般PCB LAYOUT工程師總是根據(jù)DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系統(tǒng)工程師，還是資深PCB工程師？誰應(yīng)該對(duì)板級(jí)系統(tǒng)的性能負(fù)主要責(zé)任。謝謝！
answer:與外殼接地點(diǎn)選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。 誰應(yīng)該負(fù)責(zé)制定guideline可能每個(gè)公司有不同的情況而有不同安排。Guideline的制定必須對(duì)整個(gè)系統(tǒng)、芯片、電路動(dòng)作原理有充分的了解，才 能制定出符合電氣規(guī)范且可實(shí)現(xiàn)的guideline。所以，以我個(gè)人的觀點(diǎn)，硬件系統(tǒng)工程師似乎較適合這個(gè)角色。當(dāng)然，資深PCB工程師可以提供在實(shí)際實(shí) 現(xiàn)時(shí)的經(jīng)驗(yàn)，使得這guideline可以實(shí)現(xiàn)的更好。

16．電路板DEBUG應(yīng)從那幾個(gè)方面著手。
問：請(qǐng)問板子設(shè)計(jì)好，生產(chǎn)出來，DEBUG應(yīng)從那幾個(gè)方面著手。
答：就數(shù)字電路而言，首先先依序確定三件事情：
1.確認(rèn)所有電源值的大小均達(dá)到設(shè)計(jì)所需。有些多重電源的系統(tǒng)可能會(huì)要求某些電源之間起來的順序與快慢有某種規(guī)范。
2.確認(rèn)所有時(shí)鐘信號(hào)頻率都工作正常且信號(hào)邊緣上沒有非單調(diào)(non-monotonic)的問題。
3.確認(rèn)reset信號(hào)是否達(dá)到規(guī)范要求。
這些都正常的話，芯片應(yīng)該要發(fā)出第一個(gè)周期(cycle)的信號(hào)。接下來依照系統(tǒng)運(yùn)作原理與bus protocol來debug。

17．現(xiàn)在常用的電子PCB設(shè)計(jì)軟件如何滿足電路抗干擾的要求?
問： 現(xiàn)在有哪些PCB設(shè)計(jì)軟件,如何用PROTEL99合理的設(shè)計(jì)符合自己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的要求?
答：我沒有使用Protel的經(jīng)驗(yàn)，以下僅就設(shè)計(jì)原理來討論。
高頻數(shù)字電路主要是考慮傳輸線效應(yīng)對(duì)信號(hào)質(zhì)量與時(shí)序(timing)的影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線的長度與間距，時(shí)鐘(或strobe)信號(hào)skew的控制等。
如果器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加ground guard traces
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17．現(xiàn)在常用的電子PCB設(shè)計(jì)軟件如何滿足電路抗干擾的要求?
問： 現(xiàn)在有哪些PCB設(shè)計(jì)軟件,如何用PROTEL99合理的設(shè)計(jì)符合自己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的要求?
答：我沒有使用Protel的經(jīng)驗(yàn)，以下僅就設(shè)計(jì)原理來討論。
高頻數(shù)字電路主要是考慮傳輸線效應(yīng)對(duì)信號(hào)質(zhì)量與時(shí)序(timing)的影響。如特性阻抗的連續(xù)與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線的長度與間距，時(shí)鐘(或strobe)信號(hào)skew的控制等。
如果器件已經(jīng)固定，一般抗干擾的方式是拉大間距或加ground guard traces。

18．關(guān)于lvds信號(hào)的布線
問： 對(duì)于lvds低壓差分信號(hào)，原則上是布線等長、平行，但實(shí)際上較難實(shí)現(xiàn)，是否能提供一些經(jīng)驗(yàn)？
答 差分信號(hào)布線時(shí)要求等長且平行的原因有下列幾點(diǎn)：
1.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續(xù)。
2.等長的目的是想要確保時(shí)序(timing)的準(zhǔn)確與對(duì)稱性。因?yàn)椴罘中盘?hào)的時(shí)序跟這兩個(gè)信號(hào)交叉點(diǎn)(或相對(duì)電壓差值)有關(guān)，如果不等長，則此交叉點(diǎn)不 會(huì)出現(xiàn)在信號(hào)振幅(swing amplitude)的中間，也會(huì)造成相鄰兩個(gè)時(shí)間間隔(time interval)不對(duì)稱，增加時(shí)序控制的難度。
3.不等長也會(huì)增加共模(common mode)信號(hào)的成分，影響信號(hào)完整性(signal integrity)。

19： 問：在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過細(xì)也使阻抗無法降低，請(qǐng)專家介紹在高速（>100MHz）高密度PCB設(shè)計(jì)中的技巧?
答：在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalk interference)確實(shí)是要特別注意的，因?yàn)樗鼘?duì)時(shí)序(timing)與信號(hào)完整性(signal integrity)有很大的影響。以下提供幾個(gè)注意的地方：
1.控制走線特性阻抗的連續(xù)與匹配。
2.走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對(duì)時(shí)序及信號(hào)完整性的影響，找出可容忍的最小間距。不同芯片信號(hào)的結(jié)果可能不同。
3.選擇適當(dāng)?shù)亩私臃绞健?
4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。
5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會(huì)增加。
在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長，不過還是要盡量做到。除此以外，可以預(yù)留差分端接和共模端接，以緩和對(duì)時(shí)序與信號(hào)完整性的影響。

20．電源濾波的講究
問：請(qǐng)問，模擬電源處的濾波經(jīng)常是用LC電路。但是，我發(fā)現(xiàn)有時(shí)LC比RC濾波效果差，請(qǐng)問這是為什么，濾波時(shí)選用電感，電容值的方法是什么？
答; LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。 因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時(shí)濾波效果可能不如RC。但是，使用RC濾 波要付出的代價(jià)是電阻本身會(huì)耗能，效率較差，且要注意所選電阻能承受的功率。
電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應(yīng)能力。如果LC的輸出端會(huì)有機(jī)會(huì)需要瞬間輸出大電流，則電感值太大會(huì)阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripple noise)。
電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會(huì)較大。而電容的ESR/ESL也會(huì)有影響。
另外，如果這LC是放在開關(guān)式電源(switching regulation power)的輸出端時(shí)，還要注意此LC所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對(duì)負(fù)反饋控制(negative feedback control)回路穩(wěn)定度的影響。

21. 多個(gè)數(shù)/模地的接法
問：當(dāng)一塊PCB板中有多個(gè)數(shù)/模功能塊時(shí)，常規(guī)做法是要將數(shù)/模地分開，并分別在一點(diǎn)相連。這樣，一塊PCB板上的地將被分割成多塊，而且如何相互連接 也大成問題。但有人采用另外一種辦法，即在確保數(shù)/模分開布局，且數(shù)/模信號(hào)走線相互不交叉的情況下，整個(gè)PCB板地不做分割，數(shù)/模地都連到這個(gè)地平面 上，這樣做有何道理，請(qǐng)專家指教。
答 將數(shù)/模地分開的原因是因?yàn)閿?shù)字電路在高低電位切換時(shí)會(huì)在電源和地產(chǎn)生噪聲，噪聲的大小跟信號(hào)的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路 所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信號(hào)不交叉， 模擬的信號(hào)依然會(huì)被地噪聲干擾。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時(shí)使用。另外，數(shù)模信號(hào)走線不能交叉的要求 是因?yàn)樗俣壬钥斓臄?shù)字信號(hào)其返回電流路徑(return current path)會(huì)盡量沿著走線的下方附近的地流回?cái)?shù)字信號(hào)的源頭，若數(shù)模信號(hào)走線交叉，則返回電流所產(chǎn)生的噪聲便會(huì)出現(xiàn)在模擬電路區(qū)域內(nèi)

22．線路板設(shè)計(jì)與EMC！
問：線路板設(shè)計(jì)如果考慮EMC，必定提高不少成本。請(qǐng)問如何盡可能的答道EMC要求，又不致帶太大的成本壓力？謝謝。
答：PCB板上會(huì)因EMC而增加的成本通常是因增加地層數(shù)目以增強(qiáng)屏蔽效應(yīng)及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機(jī)構(gòu)上的屏蔽結(jié)構(gòu)才能使整個(gè)系統(tǒng)通過EMC的要求。以下僅就PCB板的設(shè)計(jì) 技巧提供幾個(gè)降低電路產(chǎn)生的電磁輻射效應(yīng)。
1、盡可能選用信號(hào)斜率(slew rate)較慢的器件，以降低信號(hào)所產(chǎn)生的高頻成分。 2、注意高頻器件擺放的位置，不要太靠近對(duì)外的連接器。
3、注意高速信號(hào)的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。
4、在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼暋Ｌ貏e注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計(jì)所需。
5、對(duì)外的連接器附近的地可與地層做適當(dāng)分割，并將連接器的地就近接到chassis ground。
6、可適當(dāng)運(yùn)用ground guard/shunt traces在一些特別高速的信號(hào)旁。但要注意guard/shunt traces對(duì)走線特性阻抗的影響。
7、電源層比地層內(nèi)縮20H，H為電源層與地層之間的距離。

23．GSM 手機(jī)PCB設(shè)計(jì)
問 ： 請(qǐng)問專家GSM手機(jī)PCB設(shè)計(jì)有什么要求和技巧?
答： 手機(jī)PCB設(shè)計(jì)上的挑戰(zhàn)在于兩個(gè)地方：一是板面積小，二是有RF的電路。因?yàn)榭捎玫陌迕娣e有限，而又有數(shù)個(gè)不同特性的電路區(qū)域，如RF電路、電源電路、 話音模擬電路、一般的數(shù)字電路等，它們都各有不同的設(shè)計(jì)需求。
1、首先必須將RF與非RF的電路在板子上做適當(dāng)?shù)膮^(qū)隔。因?yàn)镽F的電源、地、及阻抗設(shè)計(jì)規(guī)范較嚴(yán)格。
2、因?yàn)榘迕娣e小，可能需要用盲埋孔(blind/buried via)以增加走線面積。
3、注意話音模擬電路的走線，不要被其它數(shù)字電路，RF電路等產(chǎn)生串?dāng)_現(xiàn)象。 除了拉大走線間距外，也可使用ground guard trace抑制串?dāng)_。
4、適當(dāng)做地層的分割， 尤其模擬電路的地要特別注意，不要被其它電路的地噪聲干擾。
5、注意各電路區(qū)域信號(hào)的回流電流路徑(return current path)， 避免增加串?dāng)_的可能性。

24：pcb設(shè)計(jì)中需要注意哪些問題？
答PCB設(shè)計(jì)時(shí)所要注意的問題隨著應(yīng)用產(chǎn)品的不同而不同。就象數(shù)字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個(gè)要注意的原則。
1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會(huì)影響信號(hào)品質(zhì)，甚至電磁輻射問題。
2、電源和地相關(guān)的走線與過孔(via)要盡量寬，盡量大。
3、不同特性電路的區(qū)域配置。良好的區(qū)域配置對(duì)走線的難易，甚至信號(hào)質(zhì)量都有相當(dāng)大的關(guān)系。
4、要配合生產(chǎn)工廠的制造工藝來設(shè)定DRC (Design Rule Check)及與測(cè)試相關(guān)的設(shè)計(jì)(如測(cè)試點(diǎn))。其它與電氣相關(guān)所要注意的問題就與電路特性有絕對(duì)的關(guān)系，例如，即便都是數(shù)字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長短而定。

24：pcb設(shè)計(jì)中需要注意哪些問題？
答PCB設(shè)計(jì)時(shí)所要注意的問題隨著應(yīng)用產(chǎn)品的不同而不同。就象數(shù)字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個(gè)要注意的原則。
1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會(huì)影響信號(hào)品質(zhì)，甚至電磁輻射問題。
2、電源和地相關(guān)的走線與過孔(via)要盡量寬，盡量大。
3、不同特性電路的區(qū)域配置。良好的區(qū)域配置對(duì)走線的難易，甚至信號(hào)質(zhì)量都有相當(dāng)大的關(guān)系。
4、要配合生產(chǎn)工廠的制造工藝來設(shè)定DRC (Design Rule Check)及與測(cè)試相關(guān)的設(shè)計(jì)(如測(cè)試點(diǎn))。其它與電氣相關(guān)所要注意的問題就與電路特性有絕對(duì)的關(guān)系，例如，即便都是數(shù)字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長短而定。

25．有關(guān)高速PCB設(shè)計(jì)中的EMC、EMI問題
問：在高速PCB設(shè)計(jì)時(shí)我們使用的軟件都只不過是對(duì)設(shè)置好的EMC、EMI規(guī)則進(jìn)行檢查，而設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢怎樣設(shè)置規(guī)則呢我使用的是CADENCE公司的軟件。
答：一般EMI/EMC設(shè)計(jì)時(shí)需要同時(shí)考慮輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分.
一個(gè)好的EMI/EMC設(shè)計(jì)必須一開始布局時(shí)就要考慮到器件的位置, PCB迭層的安排, 重要聯(lián)機(jī)的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會(huì)事倍功半, 增加成本. 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對(duì)外的連接器, 高速信號(hào)盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號(hào)之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號(hào)電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB與外殼的接地點(diǎn)(chassis ground)。

26．關(guān)于PCB設(shè)計(jì)中的阻抗匹配問題
問：在高速PCB設(shè)計(jì)時(shí)為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續(xù)性而仿真又仿不到，在原理圖的設(shè)計(jì)時(shí)怎樣來考慮這個(gè)問題？ 另外關(guān)于IBIS模型，不知在那里能提供比較準(zhǔn)確的IBIS模型庫。我們從網(wǎng)上下載的庫大多數(shù)都不太準(zhǔn)確，很影響仿真的參考性。
答：在設(shè)計(jì)高速PCB電路時(shí)，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方式有絕對(duì)的關(guān)系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會(huì)影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真 軟件會(huì)因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，這時(shí)候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián) 電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時(shí)盡量注意避免阻抗不連續(xù)的發(fā)生。
IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果。基本上IBIS可看成是實(shí)際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉(zhuǎn)換而得 (亦可采用測(cè)量， 但限制較多)，而SPICE的資料與芯片制造有絕對(duì)的關(guān)系，所以同樣一個(gè)器件不同芯片廠商提供，其SPICE的資料是不同的，進(jìn)而轉(zhuǎn)換后的IBIS模型內(nèi) 之資料也會(huì)隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因?yàn)闆]有其它人會(huì)比他們更清楚他們的器件是由何種工藝做 出來的。如果廠商所提供的IBIS不準(zhǔn)確， 只能不斷要求該廠商改進(jìn)才是根本解決之道。

27． PCB設(shè)計(jì)工具比較
問：請(qǐng)問就你個(gè)人觀點(diǎn)而言：針對(duì)模擬電路（微波、高頻、低頻）、數(shù)字電路（微波、高頻、低頻）、模擬和數(shù)字混合電路（微波、高頻、低頻），目前PCB設(shè)計(jì)哪一種EDA工具有較好的性能價(jià)格比（含仿真）？可否分別說明。
答：限于本人應(yīng)用的了解，無法深入地比較EDA工具的性能價(jià)格比，選擇軟件要按照所應(yīng)用范疇來講，我主張的原則是夠用就好。
常規(guī)的電路設(shè)計(jì)，INNOVEDA 的 PADS 就非常不錯(cuò)，且有配合用的仿真軟件，而這類設(shè)計(jì)往往占據(jù)了70%的應(yīng)用場(chǎng)合。在做高速電路設(shè)計(jì)，模擬和數(shù)字混合電路，采用Cadence的解決方案應(yīng)該屬 于性能價(jià)格比較好的軟件，當(dāng)然Mentor的性能還是非常不錯(cuò)的，特別是它的設(shè)計(jì)流程管理方面應(yīng)該是最為優(yōu)秀的。
以上觀點(diǎn)純屬個(gè)人觀點(diǎn)！

28．關(guān)于數(shù)/模分開布局與智能布局
問：當(dāng)一個(gè)系統(tǒng)中既存在有RF小信號(hào)，又有高速時(shí)鐘信號(hào)時(shí)，通常我們采用數(shù)/模分開布局，通過物理隔離、濾波等方式減少電磁干擾，但是這樣對(duì)于小型化、高 集成以及減小結(jié)構(gòu)加工成本來說當(dāng)然不利，而且效果仍然不一定滿意，因?yàn)椴还苁菙?shù)字接地還是模擬接地點(diǎn)，最后都會(huì)接到機(jī)殼地上去，從而使得干擾通過接地耦合 到前端，這是我們非常頭痛的問題，想請(qǐng)教專家這方面的措施。
答：既有RF小信號(hào)，又有高速時(shí)鐘信號(hào)的情況較為復(fù)雜，干擾的原因需要做仔細(xì)的分析，并相應(yīng)的嘗試用不同的方法來解決。要按照具體的應(yīng)用來看，可以嘗試一下以下的方法。
0：存在RF小信號(hào)，高速時(shí)鐘信號(hào)時(shí)，首先是要將電源的供應(yīng)分開，不宜采用開關(guān)電源，可以選用線性電源。
1：選擇RF小信號(hào)，高速時(shí)鐘信號(hào)其中的一種信號(hào)，連接采用屏蔽電纜的方式，應(yīng)該可以。
2：將數(shù)字的接地點(diǎn)與電源的地相連（要求電源的隔離度較好）,模擬接地點(diǎn)接到機(jī)殼地上。
3：嘗試采用濾波的方式去除干擾。

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總結(jié)

以上是生活随笔為你收集整理的高速PCB设计知识问答的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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