JESD204B

串行接口時鐘需要及其實現

摘要

隨著數模轉換器的轉換速率越來越高，

JESD204B

串行接口已經越來越多地廣泛用在數模

轉換器上，其對器件時鐘和同步時鐘之間的時序關系有著嚴格需求。本文就重點講解了

JESD204B

數模轉換器的時鐘規范，以及利用

TI

公司的芯片實現其時序要求。

關鍵字：

LMK04800

，

LMK04828,LMK1802,LMK01010,JESD204

1.?JESD204B

介紹

1.1?JESD204B

規范及其優勢

JESD204

是基于

SerDes

的串行接口標準，主要用于數模轉換器和邏輯器件之間的數據

傳輸，其最早的版本是

JESD204A,

現在是

JESD204Bsubclass0,?subclass1,?subclass2

。區

別主要在于其對同步和鏈路間固定時差的測量。目前市場上比較多地數模轉換器接口是

JESD204B?subclass1

。其最大傳輸速率可達

12.5Gbps,

支持多鏈路和多器件的同步以及固定

時差的測量。下表是各版本之間的差異：

在

JESD204

接口出現以前，

數模轉換器的數字接口絕大多數是差分

LVDS

的接口，

這就

造成了布板的困難，當

PCB

的密度很大的時候就需要增加板層從而造成印制板的成本上升。

而

JESD204B

接口是串行接口，能有效減少數據輸出的差分對，能最大限度的簡化

Layout

。

因此

JESD204B

是高密度板不可或缺的接口。

但因其需要進行嚴格的同步和以及時延的測量，

與之接口

的邏輯會

比

LVDS

接口復雜很

多，幸運的是現

在邏輯廠商都集成了專

用的

JESD204IPCore

在他們的軟件里，從而簡化了邏輯的設計。

1.2?JESD204B

時鐘的需求

盡管

JESD204B

也有不同的版本，但越來越多的廠商選擇

Subclass1,

因此市面上絕大多

數的數模轉換器都是基于這個版本設計的。本文就以

JESD204B?subclass1

來討論時鐘的時

序需要以及

TI

時鐘芯片方案的實現。

任何一個串行協議都離不開幀和同步，

JESD204B

也不

例外，也需要收發雙方有相同的幀結構，然后以一種方式來同步，即辨別起始。

JESD204B

是

以時鐘信號的沿來辨別同步的開始，以及通過一定的握手信號使得收發雙方能夠正確識別幀

的長度和邊界，因此時鐘信號及其時序關系對于

JESD204B

就顯得極其重要。下圖是典型的

JESD204B

系統的系統連接，

Device?Clock

是器件工作的主時鐘，一般在數模轉換器里為

圖

1

其采樣時鐘或者整數倍頻的時鐘，其協議本身的幀和多幀的時鐘也是基于

Device?Clock

。

SYSREF

是

用

于

指

示

不

同

轉

換

器

或

者

邏

輯

的

Device

Clock

的

沿

，

或

者

不

同

器

件

間

Deterministic?latency

的參考。如下圖所示，

Device?Clock

和

SYSREF

必須滿足的時序

關系。

SYSREF

的第一個上升沿要非常容易的能被

Device

Clock

捕捉到，

這樣就需要

SYSREF

和

Device?Clock

滿足上圖的時序關系。通常會因為

PCB

的線長以及時鐘器件不同通道輸出

時的

Skew

，

會帶來一定的誤差，

Device

Clock

的上升沿不一定正好在

SYSREF

的脈沖的正中

間，工程上只要在一定范圍內就能保證

JESD204

收發正常工作。

2

．

JESD204B

時鐘的實現

2.1

專用的

JESD204B

時鐘芯片

LMK04820

系列的時鐘芯片是一款專用的

JESD204B

時鐘芯片，

Device

Clock

和

SYSREF

是成

對輸出的，其輸出的時序滿足其時序要求，應用較為簡單，但當用戶需要連續模式的

SYSREF

時，會引起一定串擾如下圖所示

(983.04MDevclk

and

7.68MSysREF)

，可能會造成數模轉換器

總結

以上是生活随笔為你收集整理的串口上升时间标准_JESD204B串行接口时钟需要及其实现的全部內容，希望文章能夠幫你解決所遇到的問題。

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