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      有限狀態(tài)機(jī)（Finite-State Machine，F(xiàn)SM），簡(jiǎn)稱狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。狀態(tài)機(jī)不僅是一種電路的描述工具，而且也是一種思想方法，在電路設(shè)計(jì)的系統(tǒng)級(jí)和 RTL 級(jí)有著廣泛的應(yīng)用。Verilog 中狀態(tài)機(jī)主要用于同步時(shí)序邏輯的設(shè)計(jì)，能夠在有限個(gè)狀態(tài)之間按一定要求和規(guī)律切換時(shí)序電路的狀態(tài)。狀態(tài)的切換方向不但取決于各個(gè)輸入值，還取決于當(dāng)前所在狀態(tài)。 狀態(tài)機(jī)可分為 2 類：Moore 狀態(tài)機(jī)和 Mealy 狀態(tài)機(jī)。

1.Moore型：狀態(tài)機(jī)的狀態(tài)變化僅和當(dāng)前狀態(tài)有關(guān)（特權(quán)同學(xué)《深入淺出玩轉(zhuǎn)FPGA》）；時(shí)序邏輯電路的輸出只取決于當(dāng)前狀態(tài)（夏宇聞《Verilog數(shù)字系統(tǒng)設(shè)計(jì)》）。設(shè)計(jì)高速電路時(shí)常用此類狀態(tài)機(jī)，把狀態(tài)變化直接用作輸出。

　　2.Mealy型：狀態(tài)機(jī)的狀態(tài)變化不僅與當(dāng)前的狀態(tài)有關(guān)，還取決于當(dāng)前的輸入條件（特權(quán)同學(xué)《深入淺出玩轉(zhuǎn)FPGA》）；時(shí)序邏輯的輸出不但取決于狀態(tài)還取決于輸入（夏宇聞《Verilog數(shù)字系統(tǒng)設(shè)計(jì)》）。平常使用較多的是此類狀態(tài)機(jī)。

總結(jié)

以上是生活随笔為你收集整理的10.Verilog状态机使用方法的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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