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       Latch就是鎖存器，是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘信號的電平值。僅當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。
      Latch 的主要危害包括如下幾個方面：
      1對毛刺敏感，不能異步復位，所以上電以后處于不確定的狀態；
      2Latch會使靜態時序分析變得非常復雜；

下面對幾種常見的出現Latch的情況進行舉例說明：

第一種情況：

不完整的if-else語句導致latch，舉例：

module count(input [3:0] i_din,input i_en ,output reg[3:0] o_dout) ;always @(*) beginif (i_en)o_dout = i_din ;endendmodule

其對應的testbench如下?

總結

以上是生活随笔為你收集整理的11.Verilog中如何避免Latch的全部內容，希望文章能夠幫你解決所遇到的問題。

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