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编程问答

【viterbi维特比译码】卷积码为(2,1,7)标准卷积码和维特比译码的FPGA实现

發布時間:2025/4/5 编程问答 33 豆豆
生活随笔 收集整理的這篇文章主要介紹了 【viterbi维特比译码】卷积码为(2,1,7)标准卷积码和维特比译码的FPGA实现 小編覺得挺不錯的,現在分享給大家,幫大家做個參考.

1.軟件版本

MATLAB2013b,ISE14.7,modelsim10.1c
2.本算法理論知識

     卷積碼為(2,1,7)標準卷積碼,約束長度為7比特,碼生成矢量,(反相后輸出),該碼型共有64個狀態。(2,1,7)卷積碼的編碼結構圖如圖1所示,該編碼器中的寄存器的初值全為0,,輸入1比特,根據生成多項式進行運算后,得到2比特的輸出,輸出后移位寄存器向右移位一次,并重復編碼過程。

 

   (2,1,7)卷積碼譯碼過程的總體結構可分為4個子模塊,分別是分支度量模塊,加比選蝶形運算單元,幸存路徑存儲單元和回溯譯碼單元。

總結

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