1.軟件版本

Quartusii12.1

2.本系統主要內容

? ? ? 仿真是用Quartus II 12.0軟件仿真的，語言是verlog hdl，生成矩形波，脈沖波，正弦波，4級m序列（m序列輸出一個就行）。 程序下載到開發板后，示波器要能觀察到波形。開發板是emp240的。最好能夠通過開發板上按鍵實現選擇輸出要的波形，不能的可以分開輸出。

3.核心代碼

module tops(i_clk,//clocki_rst,//rest,i_key,//keyo_signal//4 kind of signal);input i_clk; input i_rst; input[1:0] i_key; output[7:0]o_signal;wire signal_cube; wire signal_pluse; wire signal_m; wire[7:0]signal_sin;//the module of juxin signal signal_jux signal_jux_u(.i_clk (i_clk),.i_rst (i_rst),.o_signal (signal_cube));//the module of pluse signal signal_p signal_p_u(.i_clk (i_clk),.i_rst (i_rst),.o_signal (signal_pluse));//the module of m signal signal_mseq signal_mseq_u(.i_clk (i_clk),.i_rst (i_rst),.o_signal (signal_m)); //the module of sin signal signal_sin2 signal_sin2_u(.i_clk (i_clk),.i_rst (i_rst),.o_signal (signal_sin)); reg[7:0]o_signal; always @(posedge i_clk or posedge i_rst) beginif(i_rst)begino_signal <= 8'd0;end else begincase(i_key)0:o_signal <= {signal_cube,7'b000_0000};1:o_signal <= {signal_pluse,7'b000_0000};2:o_signal <= {signal_m,7'b000_0000};3:o_signal <= signal_sin;default:o_signal <= {signal_cube,7'b000_0000};endcaseend end endmodule

4.操作步驟與仿真結論

仿真是用Quartus II 9.0軟件仿真的，語言是verlog hdl，生成矩形波，脈沖波，正弦波，4級m序列（m序列輸出一個就行）。 程序下載到開發板后，示波器要能觀察到波形。

我的cpld的開發板是emp240的。最好能夠通過開發板上按鍵實現選擇輸出要的波形，不能的可以分開輸出。

設計說明：

??? 這個設計中，我們將四種波形使用選擇開關進行選擇輸出。

外部連接兩個按鍵，00輸出矩形波，01輸出脈沖波，10m序列，11輸出正弦序列。

系統的仿真效果如下所示：

00:

01:

10:

11:

5.參考文獻

?A35-01

6.完整源碼獲得方式

方式1：微信或者QQ聯系博主

方式2：訂閱MATLAB/FPGA教程，免費獲得教程案例以及任意2份完整源碼

?

總結

以上是生活随笔為你收集整理的【信号发生器】基于quartusii的信号发生器的设计的全部內容，希望文章能夠幫你解決所遇到的問題。

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