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問題描述：

??? 只要用到include，編譯就出錯，抱怨Cannot open `include file "params.v"，但是在使用params.v文件中定義的參數時，已經在調用文件中使用了“`include params.v”命令，如果在其他文件夾中進行編譯，仿真器就會報出“cannot open。。?！被蛘哒也坏絧arams.v中定義相應的參數。

解決辦法：

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將所有要編譯文件放在同一個文件夾中，且編譯時在該文件夾中進行編譯；

使用include命令時，使用絕對路徑對文件進行引用；

今天用modelsim發現include關聯的文件編譯報語法錯誤，原來文件名需要寫絕對路徑，即使這個文件和工程其它文件在一個目錄上。
例如只寫成 `include "define_file.v" 是不行的，要使用絕對路徑，如?`include "F:/Test_prj/rtl/define_file.v"。

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總結

以上是生活随笔為你收集整理的FPGA篇（六）关于Modelsim仿真时不能编译`include文件解决办法【Verilog】【Modelsim】(转)的全部內容，希望文章能夠幫你解決所遇到的問題。

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