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問題描述：

??? 只要用到include，編譯就出錯(cuò)，抱怨Cannot open `include file "params.v"，但是在使用params.v文件中定義的參數(shù)時(shí)，已經(jīng)在調(diào)用文件中使用了“`include params.v”命令，如果在其他文件夾中進(jìn)行編譯，仿真器就會(huì)報(bào)出“cannot open。。。”或者找不到params.v中定義相應(yīng)的參數(shù)。

解決辦法：

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將所有要編譯文件放在同一個(gè)文件夾中，且編譯時(shí)在該文件夾中進(jìn)行編譯；

使用include命令時(shí)，使用絕對(duì)路徑對(duì)文件進(jìn)行引用；

今天用modelsim發(fā)現(xiàn)include關(guān)聯(lián)的文件編譯報(bào)語法錯(cuò)誤，原來文件名需要寫絕對(duì)路徑，即使這個(gè)文件和工程其它文件在一個(gè)目錄上。
例如只寫成 `include "define_file.v" 是不行的，要使用絕對(duì)路徑，如?`include "F:/Test_prj/rtl/define_file.v"。

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總結(jié)

以上是生活随笔為你收集整理的FPGA篇（六）关于Modelsim仿真时不能编译`include文件解决办法【Verilog】【Modelsim】(转)的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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