GMII接口的時序：
RXCLK和GTXCLK信號有著相同的功能，都是125M時鐘信號，且兩者之間的相位差很小，可以忽略，這兩個時鐘信號控制著RXD【7：0】、RXDV、RXER、TXD【7：0】和TXEN五個信號。當RXDV信號為高，且RXER信號為低時，RXD【7：0】有效，并接收數據。當TXEN信號為高時，TXD【7：0】為有效，并且發送數據。






從圖中可以看到，寫寄存器時序和寄存器時序基本上是一致的，唯一不同的就是，寫寄存器時序的時候，我們是不需要PHY輸出數據，我們只要悶著頭往里面寫就可以了。這里，我們需要說明的是，在實際的運用中，我們很少回去配置RTL8211EG寄存器的，因為RTL8211EG芯片支持自動協商模式，可以根據傳輸速率，自動配置為合適的模式。在我們的程序中就沒有對RTL8211EG進行配置，我們直接就能夠驅動使用它進行通信。

總結

以上是生活随笔為你收集整理的UDP千兆以太网FPGA_verilog实现（三、代码前期准备-时序要求）的全部內容，希望文章能夠幫你解決所遇到的問題。

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