獨立按鍵消抖設計與驗證

本實驗主要是為了鍛煉狀態機的思維模式以及熟練掌握TB的寫法
本節主要收獲了：define的用法，另外就是，頂層的input在TB中是reg的真正含義，其實就是把激勵當做寄存器來使了。

開發板：小梅哥AC620
軟件：quartus 13.1

一般情況下抖動的總時間會持續20ms以內。

狀態機的基本結構，下面是一個狀態機的樣例，我們只需要在以后模仿著寫即可，下面程序不是我們的獨立按鍵消抖程序，是我以前寫的一個程序，基本上，我寫狀態機都是按照這種三段式的方法來寫。/* 有限狀態機，三過程塊建模風格 ***************************************** */// 狀態編碼localparam IDLE = 3'b001,DELAY = 3'b010,GENE = 3'b100;reg [2:0] now_state = IDLE, next_state = IDLE;// 1.實現狀態轉換always @ (posedge clk) begin//: trans_stateif (rst)now_state <= IDLE;elsenow_state <= next_state;end//: trans_state// 2.產生下一個狀態always @ (*) begin//: set_next_state//next_state = now_state; // 下面分支的缺省狀態case (now_state)IDLE : if (valid )beginif (delay=='b0)next_state = GENE;elsenext_state = DELAY;endelsenext_state = IDLE;DELAY : if (delay_cnt >= delay)next_state = GENE;elsenext_state = DELAY;GENE : if (nop_cnt >= nop)next_state = IDLE;elsenext_state = GENE;default:next_state=IDLE;endcaseend//: set_next_state// 3.產生狀態機的輸出值always @ (posedge clk) begin//: set_out_proccase (next_state)IDLE : beginnop_cnt <= 'b0;delay_cnt <= 'b0;endDELAY : begindelay_cnt <= delay_cnt + 1'b1;endGENE : beginif (pulse_dec)nop_cnt <= nop_cnt + 1'b1;elsenop_cnt <= nop_cnt;enddefault: ;endcaseend//: set_out_proc

獨立按鍵消抖程序

module key_detect ( input clk, input rst_n, input key, output led );reg key_n; reg key_n_n;reg [23:0]cnt_fall=0;// reg [23:0]cnt_rise=0;/*--------邊沿檢測部分---------*/ wire dectect_fall,dectect_rise; always @ (posedge clk) begin key_n<=key; key_n_n<=key_n; end assign dectect_fall=key_n_n&!key;//下降沿檢測 assign dectect_rise=!key_n_n&key;//上升沿檢測localparam idle=0;//不按時候的空閑狀態 localparam fall_shake=1;//按下時候的抖動狀態 localparam fall_stable=2;//按下時候的穩定狀態 localparam rise_shake=3;//釋放時候的抖動狀態/*--------狀態機部分---------*/ reg[2:0] state_next=idle; reg [2:0] state_now=idle;//參數化設計 localparam fall_shake_time=24'd10;//20ms的下降延抖動延時 10*20=200ns localparam rise_shake_time=24'd10;//20ms的上升延抖動延時//狀態轉移 always @ (posedge clk or negedge rst_n) beginif(!rst_n)state_now<=idle;elsestate_now<=state_next; end//轉移條件 always@ (*) begincase(state_now)idle:beginif(dectect_fall)//如果檢測到下降沿，那么就跳轉到下降沿抖動狀態state_next=fall_shake;else if(key)state_next=idle;elsestate_next=fall_stable;endfall_shake:beginif(cnt_fall<fall_shake_time) begin if(dectect_rise)state_next=idle;elsestate_next=fall_shake;endelse if(cnt_fall==fall_shake_time)state_next=fall_stable;elsestate_next=idle; endfall_stable:beginif(dectect_rise)//如果檢測到下降沿，那么就跳轉到下降沿抖動狀態state_next=rise_shake;else if(!key)state_next=fall_stable;elsestate_next=idle;endrise_shake:begin if(cnt_rise<rise_shake_time)begin if(dectect_fall)state_next=fall_shake;elsestate_next=rise_shake;endelse if(cnt_rise==rise_shake_time)state_next=idle;elsestate_next=rise_shake; enddefault:;endcase end//狀態輸出 always@ (posedge clk) begincase(state_next)idle:begincnt_fall<=0;cnt_rise<=0;endfall_shake:begincnt_fall<=cnt_fall+1;end fall_stable:;rise_shake:begincnt_rise<=cnt_rise+1;endendcase end//判斷按鍵是否真的按下 assign led=(state_now==fall_stable|state_now==rise_shake)?0:1; endmodule

測試文件：
注意：測試由于我們的抖動20ms，太長了，對于仿真不方便，我們就把頂層的20ms，改成了200ns的抖動時間

`define clock_period 0.02 `timescale 1 us/ 1 ns module key_detect_vlg_tst(); reg clk; reg key; reg rst_n;wire led;// assign statements (if any) key_detect i1 ( // port map - connection between master ports and signals/registers .clk(clk),.key(key),.led(led),.rst_n(rst_n) );initial begin clk=0; rst_n=0; key=1; end//定義時鐘 always #(`clock_period/2) clk=~clk;initial begin #(`clock_period*10); rst_n=1;#(`clock_period*10); key=0;#(`clock_period*500); key=1;#(`clock_period*10); key=0;#(`clock_period*5); key=1;#(`clock_period*500); $stop; end endmodule

實際測試：

總結

以上是生活随笔為你收集整理的verilog基础-状态机之FPGA独立按键消抖设计与验证（熟练testbench的写法）的全部內容，希望文章能夠幫你解決所遇到的問題。

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