1、總的來說，同步復位的優點大概有3條：
　　a、有利于仿真器的仿真。
　　b、可以使所設計的系統成為100%的同步時序電路，這便大大有利于時序分析，而且綜合出來的fmax一般較高。
　　c、因為他只有在時鐘有效電平到來時才有效，所以可以濾除高于時鐘頻率的毛刺。

他的缺點也有不少，主要有以下幾條：
　　a、復位信號的有效時長必須大于時鐘周期，才能真正被系統識別并完成復位任務。同時還要考慮，諸如：clk skew,組合邏輯路徑延時,復位延時等因素。
　　b、由于大多數的邏輯器件的目標庫內的DFF都只有異步復位端口，所以，倘若采用同步復位的話，綜合器就會在寄存器的數據輸入端口插入組合邏輯，這樣就會耗費較多的邏輯資源。

2、對于異步復位來說，他的優點也有三條，都是相對應的
? ? ? a、大多數目標器件庫的dff都有異步復位端口，因此采用異步復位可以節省資源。
　　b、設計相對簡單。
　　c、異步復位信號識別方便，而且可以很方便的使用FPGA的全局復位端口GSR。
缺點：
? ?? ? a、在復位信號釋放(release)的時候容易出現問題。具體就是說：倘若復位釋放時恰恰在時鐘有效沿附近，就很容易使寄存器輸出出現亞穩態，從而導致亞穩態。
? ?? ? b、復位信號容易受到毛刺的影響。

　　推薦的復位方式“異步復位，同步釋放”。這就結合了雙方面的優點，很好的克服了異步復位的缺點（因為異步復位的問題主要出現在復位信號釋放的時候，具體原因可見上文）。
其 實做起來也并不難，我推薦一種我經常使用的方式吧：那就是在異步復位鍵后加上一個所謂的“reset synchronizer”,這樣就可以使異步復位信號同步化，然后，再用經過處理的復位信號去作用系統，就可以保證比較穩定了。reset sychronizer的Verilog代碼如下：

module Reset_Synchronizer (output reg rst_n, input clk, asyncrst_n);reg rff1;always @ (posedge clk , negedge asyncrst_n) beginif (!asyncrst_n) {rst_n,rff1} <= 2'b0;else {rst_n,rff1} <= {rff1,1'b1}; endendmodule

家可以看到，這就是一個dff，異步復位信號直接接在它的異步復位端口上（低電平有效），然后數據輸入端rff1一直為高電平‘1’。倘若異步復位信號 有效的話，觸發器就會復位，輸出為低，從而復位后繼系統。但是，又由于這屬于時鐘沿觸發，當復位信號釋放時，觸發器的輸出要延遲一個時鐘周期才能恢復成 ‘1’，因此使得復位信號的釋放與時鐘沿同步化。

通吃上的

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總結

以上是生活随笔為你收集整理的复位小节-1的全部內容，希望文章能夠幫你解決所遇到的問題。

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