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作者：LoongEmbedded(kandi)
時間：2011.06.4

類別：WINCE驅(qū)動開發(fā)
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根據(jù)AT050TN22屏?xí)r序的描述，可以知道

VBPD=10

VFPD=31

VSPW=1

LIINEVAL=479

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HBPD=133

VFPD=15

VSPW=9

HOZVAL=639

1.像素時鐘CLK時序的確定，用示波器測出的時序圖如下

圖1

可以知道CLK一個周期的時間是39ns，頻率為25.6MHz左右，而AT050TN22屏對此參數(shù)的描述見下圖

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圖2

結(jié)合圖1和圖2可知LCD控制器為AT050TN22屏配置的時鐘CLK符合其要求。那么我們是通過如何配置得出這個CLK的呢？我們先來看看系統(tǒng)控制器部分是如何提供時鐘給LCD控制器的

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圖3

下圖是eboot中的startup.s文件中使能APLL、MPLL和EPLL為時鐘輸出的代碼

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圖4

下圖是對CLK_DIV0寄存器第4位的描述

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圖5

根據(jù)圖5可知DOUTmpll=MOUTmpll/(MPLL_RATIO+1)，而我們就是選擇DOUTmpll作為LCD控制器的時鐘源的，見CLK_SRC寄存器的相關(guān)描述部分

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圖6

對CLK_SRC[27:26]的配置是在eboot中調(diào)用的InitializeDisplay()函數(shù)中配置的，當(dāng)然了，CLK_SRC相關(guān)位在nboot，eboot，oal或者驅(qū)動中都可以設(shè)置，這需要根據(jù)相關(guān)位的功能來定。在結(jié)合LCD控制器中VIDCON0寄存器的相關(guān)描述

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圖7

結(jié)合圖5、6和7，我們可以推算出LCD屏像素時鐘VCLK=DOUTmpll/(CLKVAL+1)= MOUTmpll/((MPLL_RATIO+1)*( CLKVAL+1)-à(1)，我們LCD控制器部分下面的公式

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圖8

再結(jié)合圖8，我們可以推算出VCLK= { (VSPW+1) + (VBPD+1) + (LIINEVAL + 1) + (VFPD+1) } x{(HSPW+1) + (HBPD +1)+ (HFPD+1) + (HOZVAL + 1) } x (Frame Rate) =VSYNC x HSYNC x FrameRate=25.6MHZà(2)，結(jié)合(1)和(2)可以推算出CLKVAL=MOUTmpll/(( MPLL_RATIO+1)*( VSYNC x HSYNC x FrameRate))-1，而VSYNC= VBPD+ VFPD+ VSPW+ Height=525，HSYNC= HBPD+HFPD+HSPW+Width=800，FrameRate=60(一般為60)，MPLL_RATIO=1，MOUTmpll=266MHz，可以算出CLKVAL=4。如果我們要輸出的VCLK的時鐘周期為39ns，也就是頻率為25.6MHz的VCLK時鐘信號，結(jié)合公式(2)，那么有256.MHZ= VSYNC x HSYNC x FrameRate，這樣我就可以結(jié)合LCD屏對VSYNC、HSYNC和VCLK時序的要求來調(diào)整VSYNC、HSYNC和FrameRate的值了。

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2.用示波器測試HSYNC時序圖如下：

圖9

而我們知道HSYNC=(HSPW+1) + (HBPD +1)+ (HFPD+1) + (HOZVAL + 1)=800*VCLK=800*39ns=31.2us，而圖中顯示的是30.1us，這應(yīng)該是由我測試時候的誤差引起的。

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3. 用示波器測試VSYNC時序圖如下：

圖10

而我們知道VSYNC=(VSPW+1) + (VBPD+1) + (LIINEVAL + 1) + (VFPD+1) =525*HSYNC=525*31.2us=16.380ms，而圖中顯示的是15.85ms，這應(yīng)該是由我測試時候的誤差引起的。

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4.DE引腳時序

AT050TN22屏的相關(guān)時序如下，可知DE和HSYNC的周期是一致的，比較圖9和圖12可知，但占空比不一樣。

圖11

用示波器測試DE時序圖如下：

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總結(jié)

以上是生活随笔為你收集整理的WINCE基于AT050TN22屏的时序描述的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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