FPGA 实验六 计数器、 ROM和DDS
實驗要求
? 撥動開關(guān),觀察不同頻率的正弦波
– 電路的工作時鐘是50MHz
– 請回答,你能得到的正弦波頻率和計數(shù)器增量值的對應(yīng)關(guān)系是什么?
– 請回答,你能得到的最低頻率的正弦波是多少?設(shè)該頻率為f1
– 請思考,能否有什么方法能夠得到比f1頻率還低的正弦波
? 對計數(shù)器進行改動,修改計數(shù)增量信號為10比特,計數(shù)值信號為10比特。
– 把計數(shù)增量輸入信號分配到10個撥碼開關(guān)上
– 把計數(shù)值信號的高7位分配為ROM的地址, 低3位懸空不使用。
– 編譯、下載電路,撥動撥碼開關(guān),觀察最低頻率有什么變化。
? 這種電路有個好聽的名字,叫做 直接數(shù)字頻率合成( DDS)
– 請給出:輸出信號頻率 和 電路工作時鐘頻率,計數(shù)器增量值,以及計數(shù)器數(shù)據(jù)位寬之間的表達式關(guān)系。
實驗過程如下:
? 撥動開關(guān),觀察不同頻率的正弦波
–電路的工作時鐘是50MHz
–請回答,你能得到的正弦波頻率和計數(shù)器增量值的對應(yīng)關(guān)系是什么?
答:隨著計數(shù)器增量值的增大,正弦波的頻率也增加。
–請回答,你能得到的最低頻率的正弦波是多少?設(shè)該頻率為f1
答:當(dāng)撥碼開關(guān)只有SW0為1時,會得到正弦波的最低頻率,正弦波信號的一個周期采樣點數(shù)為128,由于時鐘頻率為50MHz,所以最低頻率應(yīng)為0.39MHz。
–請思考,能否有什么方法能夠得到比f1頻率還低的正弦波
答:(1)可以降低工作電路的頻率,進而降低正弦波的最低頻率。
(2)可以增大計數(shù)器數(shù)據(jù)位寬,并以高位作為ROM地址輸入。
? 對計數(shù)器進行改動,修改計數(shù)增量信號為10比特,計數(shù)值信號為10比特。
– 把計數(shù)增量輸入信號分配到10個撥碼開關(guān)上
– 把計數(shù)值信號的高7位分配為ROM的地址, 低3位懸空不使用。
– 編譯、下載電路,撥動撥碼開關(guān),觀察最低頻率有什么變化。
計數(shù)器程序如下:
ROM程序如下:
增加位寬并把高位作為ROM地址輸入,可以減小正弦波的頻率,最小頻率也會變小,f1為0.049MHz,小于0.39MHz。
? 這種電路有個好聽的名字,叫做 直接數(shù)字頻率合成( DDS)
– 請給出:輸出信號頻率 和 電路工作時鐘頻率,計數(shù)器增量值,以及計數(shù)器數(shù)據(jù)位寬之間的表達式關(guān)系。
答: F = (M/2^N)*f
F–輸出信號頻率
M–計數(shù)器增量值
N–計數(shù)器數(shù)據(jù)位寬
f–電路工作時鐘頻率
總結(jié)
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