【Verilog HDL】从逻辑电路图到门级建模——人工翻译的方法论
生活随笔
收集整理的這篇文章主要介紹了
【Verilog HDL】从逻辑电路图到门级建模——人工翻译的方法论
小編覺(jué)得挺不錯(cuò)的,現(xiàn)在分享給大家,幫大家做個(gè)參考.
從左到右,從上到下
先搞定緩沖/非門,再寫(xiě)與/或門
1. 實(shí)例解讀
先以四選一數(shù)據(jù)選擇器進(jìn)行說(shuō)明
對(duì)于數(shù)字邏輯的部分不再說(shuō)明,直接進(jìn)行邏輯電路圖到Verilog門級(jí)建模的人工翻譯過(guò)程的描述。
1.1 端口和線網(wǎng)分析
- 確定輸入/輸出端口
- 輸入端口
- 數(shù)據(jù)端:i0,i1,i2,i3
- 控制端:s1,s0(小端序?qū)懛?#xff0c;高字節(jié)在高位)
- 輸出端口:
- 數(shù)據(jù)端:out
- 輸入端口
- 確定子模塊內(nèi)部線網(wǎng)
- 非門類:s1n,s0n
- 與門類:y0,y1,y2,y3
至此,可以翻譯的部分為:
module mux4_to_1 ( // 四選一數(shù)據(jù)選擇器模塊input i0,i1,i2,i3,input s1,s0,output out);// 設(shè)置內(nèi)部線網(wǎng)wire s1n,s0n;wire y0,y1,y2,y3;<其他> endmodule【疑問(wèn)】為什么內(nèi)部線網(wǎng)用wire而不用寄存器reg?
繼續(xù)從端口連接規(guī)則——污水處理模型來(lái)談及,我們
- 把wire比作無(wú)閥門水管
- 把reg比作雙閥門水管
- 把設(shè)計(jì)塊的設(shè)計(jì)過(guò)程,比作水管與其他器件的連接過(guò)程(此時(shí)是沒(méi)有通水的)
- 把激勵(lì)塊的設(shè)計(jì)過(guò)程,比作管道通水,以測(cè)試連接的正確性
1.2 器件分析
器件分析的順序:
對(duì)于左邊輸入,右邊輸出的邏輯電路圖來(lái)說(shuō):
- 緩沖門/非門單獨(dú)拎出來(lái)
- 從左到右
- 從上到下
因此,有如下器件翻譯順序:
- 非門2個(gè)
- 與門4個(gè)
- 或門1個(gè)
給出如下代碼片(非完整代碼)
// 連接門電路 not (s1n,s1); not (s0n,s0);// 【特別注意】以下部分的s1,s0的寫(xiě)法是有規(guī)律的,背著寫(xiě)就可以 and (y0,i0,s1n,s0n); // 0,0 and (y1,i1,s1n,s0); // 0,1 and (y2,i2,s1,s0n); // 1,0 and (y3,i3,s1,s0); // 1,1or (out,y0,y1,y2,y3);1.3 完善的設(shè)計(jì)塊
module mux4_to_1( // 1位 四選一數(shù)據(jù)選擇器input i0,i1,i2,i3,input s0,s1,output out);// 聲明內(nèi)部線網(wǎng)wire s0n,s1n;wire y0,y1,y2,y3;// 門級(jí)建模not (s0n,s0);not (s1n,s1);and (y0,i0,s1n,s0n);and (y1,i1,s1n,s0);and (y2,i2,s1,s0n);and (y3,i3,s1,s0);or (out,y0,y1,y2,y3);endmodule2. 總結(jié):門級(jí)建模的翻譯方法
對(duì)于設(shè)計(jì)好的邏輯電路圖來(lái)說(shuō),有這樣的方法進(jìn)行翻譯,這種方法會(huì)讓你翻譯出來(lái)的門級(jí)描述邏輯清晰嚴(yán)謹(jǐn)
2.1 前提條件
- 邏輯電路圖的設(shè)計(jì),是數(shù)字邏輯課程的內(nèi)容,這里不講
- 邏輯電路圖需要是優(yōu)化的,也就是應(yīng)用層級(jí)建模方法設(shè)計(jì)出來(lái)的,而不是很亂的一堆電路圖。
- 例如:設(shè)計(jì)一個(gè)四位全加器,需要首先設(shè)計(jì)出來(lái)一個(gè)一位全加器,在這里,一位全加器的邏輯電路圖和四位全加器的邏輯電路圖是兩張圖,并且四位全加器直接應(yīng)用一位全加器的實(shí)例
2.2 具體方法
對(duì)于某一個(gè)子模塊的設(shè)計(jì)來(lái)說(shuō):
- 先確定端口
- 再確定內(nèi)部線網(wǎng)
- 再確定需要的邏輯門
- 先緩沖門/非門,再與/或門
- 從左到右,從上到下(左邊輸入,右邊輸出)
總結(jié)
以上是生活随笔為你收集整理的【Verilog HDL】从逻辑电路图到门级建模——人工翻译的方法论的全部?jī)?nèi)容,希望文章能夠幫你解決所遇到的問(wèn)題。
- 上一篇: 成都欢乐谷泳衣可以租吗
- 下一篇: 【Verilog HDL】语句的并发执行