只說一下經驗和教訓

1 必須按照設計流程走

不要因為實驗簡單，就直接進行綜合，比如按照

設計

編碼

RTL優化

仿真

綜合

管腳分配，實現

下載

一定要按照這個步驟來。

2 必須先查看開發板說明文檔

開始出了一個令人困惑的問題，后來發現……低電平有效，一定要看開發板說明文檔阿！

總結

以上是生活随笔為你收集整理的【FPGA Verilog】实验二：key按键基础实验的全部內容，希望文章能夠幫你解決所遇到的問題。

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