HDL等硬件描述語言，例如Verilog，是并行的，而不像軟件一樣的順序執(zhí)行的，例如很多的always塊，initial塊，都是并行的，他們會轉(zhuǎn)換為硬件電路，而在仿真的時候，他們也是并發(fā)執(zhí)行地，這一點可以從時序圖看出來。

硬件電路是真實的物理器件，是有時間延遲的，因此延遲多久，就顯地尤為重要，什么時候完成是十分重要的參數(shù)（時序仿真?）。

多問問自己幾個問題

功能：要做什么？

設(shè)計：如何做？

性能：什么時候做？

盡可能保證模塊獨立和功能單一

像搭建樂高積木那樣完成你的硬件設(shè)計

總結(jié)

以上是生活随笔為你收集整理的【计算机系统设计】重点 · 学习笔记（0）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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