Verilog中fork...join 的用法
生活随笔
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Verilog中fork...join 的用法
小編覺得挺不錯(cuò)的,現(xiàn)在分享給大家,幫大家做個(gè)參考.
特點(diǎn)
中間的語句并行執(zhí)行;(延時(shí)不累加)
不能用于綜合;
代碼
module signal_gen; reg wave; parameter cycle = 5; initial beginforkwave = 0;#(cycle) wave = 1;#(2*cycle) wave = 0;#(3*cycle) wave = 1;#(4*cycle) wave = 0;#(5*cycle) wave = 1;#(6*cycle) $finish;join end initial $monitor($time,,,"wave=%b",wave); endmodule總結(jié)
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