文章目錄

• • 一、實驗目的
  • 二、實驗內容
  • 三、實驗設計
  • 四、實驗結果及仿真

一、實驗目的

熟悉元件封裝方法，掌握層次化電路設計方法；掌握VHDL例化語句的設計方法。

二、實驗內容

1.用VHDL語言設計1位全加器，其中僅就半加器實體進行例化聲明及端口映射語句，或運算直接調用運算函數。通過編譯、仿真驗證功能正確性。
2.就實驗過程及結果進行簡要描述和分析，并思考與用原理圖方法設計的各自特點。

三、實驗設計

全加器可以由兩個半加器和一個或門連接而成，其經典的電路結構如下圖所示。圖的右側是全加器的實體模塊，它顯示了全加器的端口情況。設計全加器之前，需要先設計好半加器。

整個設計過程和表述方式都可以用VHDL來描述。首先設計出半加器。半加器實現的VHDL描述如下所示。

Library Ieee; Use Ieee.Std_Logic_1164.All; Entity h_adder isport (a,b : in Std_Logic; co,so : out Std_Logic); End Entity h_adder; Architecture Bhv of h_adder isBeginso <= a xor b; --半加器核心邏輯功能的實現co <= a and b; --半加器核心邏輯功能的實現 End Architecture Bhv;

（而至于或門，則不需要單獨用VHDL來描述，直接調用即可。）
然后根據上面的電路圖用VHDL語句將兩個元件連接起來，構成了全加器的VHDL頂層描述。程序如下圖。

Library Ieee; --全加器頂層設計描述 Use Ieee.Std_Logic_1164.All; Entity f_adder isPort (ain,bin,cin : in Std_Logic;sum,cout : out Std_Logic); End Entity f_adder; Architecture Bhv of f_adder iscomponent h_adder --調用半加器聲明port (a,b : in Std_Logic; co,so : out Std_Logic);End component h_adder;signal so1,co1,co2 : Std_Logic; --定義三個信號變量作為內部的連接線beginu1: h_adder Port Map (a=>ain,b=>bin,so=>so1,co=>co1); --例化語句u2: h_adder Port Map (a=>so1,b=>cin,so=>sum,co=>co2);cout <= co1 or co2; End Architecture Bhv;

在實體中首先定義了全加器頂層設計的端口信號，然后在Architecture和Begin之間加入了調用元件的聲明語句，即利用Component語句對準備調用的元件做了聲明，并定義so1,co1,co2三個信號作為全加器內部的連接線。最后利用端口映射語句Port Map（）將兩個半加器模塊和一個或門模塊連接起來構成一個完整的全加器。

四、實驗結果及仿真

分別給ain、bin和cin合適周期的方波信號輸入，觀察count和sum輸出信號。如下圖所示。

觀察輸入與輸出的可以分析出“1為全加器”的功能已經實現。即實現如下功能：

五、實驗思考與總結
元件例化語句分為元件聲明和元件例化兩部分。用元件例化方式設計電路的方法是: (1)完成各種元件的設計。(2)元件聲明。(3)通過元件例化語句調用這些元件。元件例化是可以多層次的。一個調用了較低層次元件的頂層設計實體本身也可以被更高層次設計實體所調用，成為該設計實體中的一個元件。
用原理圖設計較VHDL更為直觀明了，可以通過電路圖清楚其邏輯關系和實現的功能關系。而用VHDL語言設計則較為簡便，只需清楚各個接口之間的關系和調用的原則。

總結

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