@TOC 鑒頻鑒相器中為了保證鑒相范圍，主要有兩種PFD可以在理想情況下實現

到 的鑒相范圍。 傳統的PFD和邊沿觸發型的PFD

1.電路結構

1.1傳統型電路結構

參考文獻：寬帶CMOS分數頻率合成器的研究與實現——黃福青 東南大學博士論文

1.2 觸發器型電路結構

參考文獻：A High Speed and Low Power Phase-Frequency Detector and Charge - pump

此電路在仿真對比的時候，沒有采用圖中為偽nor結構，采用靜態CMOS邏輯的或非門，并且加入了delaybuffer，來消除死區。

2.電路仿真

2.1仿真電路模型

兩種PFD采用相同的測試電路，電源電壓0.7V。輸出負載50fF。

2.2 死區時間：

輸入同頻同相時鐘信號30MHz，脈沖的上升沿50%到下降沿50%為脈沖寬度。

傳統型經過加入delay后UP和DN 脈寬約為333ps，即為復位延遲時間。

觸發器型經過加入delay buffer后復位延遲為300ps

兩者的復位延遲時間比較意義不大，都可以通過調節delay buffer延時獲得。 ## 2.3鑒相范圍:: 兩個電路理論上均可以實現

到 的鑒相范圍，但由于鑒相盲區的存在，無法實現理想的鑒相范圍。 仿真方法：仿真時在fref 端和fdiv 端同時輸入30MHz 的方波信號，設置fref的初相（度數以延時表達）為1/fref，fdiv的初相（度數以延時表達）為(360+a)/(360*fdiv)，a 為變量，并對a 進行變量掃描，掃描范圍為（-400，400），步長為5，選取VUP-VDN 的平均值VPFD做為輸出，即可得到PFD 的鑒相鑒相特性曲線。參數設置如下：

傳統型仿真結果：

邊沿觸發器型仿真結果

兩者的鑒相范圍大約都是 -1.94pi到1.94pi。

2.4功耗仿真

由于兩種電路均是動態功耗，與時鐘頻率有關，以200M為例，FDIV落后FREF信號90度。仿真時間500n

傳統型平均電流41.39uA 觸發器型平均電流20uA

觸發器型在相同時鐘頻率情況下功耗有很大優勢。

2.5 最高工作頻率

最高工作頻率沒有仿真，仿真到2G,但是不清楚如何算是UP和DN信號輸出正常。有待請教。

3.問題

觸發器型的PFD的輸出信號UP和DN，脈沖的上升下降沿較長，粗略觀測 傳統型輸出脈沖邊沿約為100ps左右， 觸發器型的脈沖邊沿在200ps左右。 感覺觸發器型的PFD輸出信號邊沿可以進一步優化，我沒有詳細研究如何優化，歡迎討論。

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總結

以上是生活随笔為你收集整理的readyread信号不触发_触发器型PFD与传统型PFD性能仿真对比的全部內容，希望文章能夠幫你解決所遇到的問題。

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