FPGA专业术语
1.ASIC(Application Specific Integrated Circuit, 專用集成電路)
ASIC是為了滿足顧客特定需求而設計制造、面向特定用途的集成電路的總稱。面向給特定用途的集成電路分為全定制IC和半定制IC。通常所說的ASIC主要指門陣列、嵌入式陣列、標準單元ASIC、結構化ASIC等。
2.ASSP(Application Specific Standard Product, 專用標準產品)
相對于ASIC這種為特定顧客定制的LSI，ASSP是面向某一特定領域或應用的通用LSI。因為不是針對某一顧客而特別定制的芯片，所以作為通用器件（標準器件）具有可提供給不同客戶的優勢。
3.CPLD(Complex PLD, 復雜可編程邏輯器件)
CPLD是指將多個小規模SPLD作為基本邏輯塊，再通過開關連接而成的中規模（大規模）PLD，因為單純擴大AND-OR陣列規模會導致資源浪費。CPLD邏輯部分的延遲時間和開關部分的延遲時間比較固定，因此設計較為容易。
4.DLL(Delay-Locked Loop, 延遲鎖定環)
DLL的基本功能和PLL的相同：可以實現零傳輸延遲；可以為分散在芯片上的時鐘輸出提供低便宜的時鐘信號；可以實現高度的時鐘域控制等。DLL和基于鎖相環的PLL也有區別：DLL將輸入的時鐘加上一定延遲后輸出，并通過控制延遲時間將延遲時鐘和下一時鐘邊緣的相位合成，從而得到無偏移的時鐘信號。
5.DSP(Digital Signal Processor, 數字信號處理器)
DSP是為進行數字信號處理而優化過的處理器，可以連續進行高速乘積累加運算。FPGA上搭載了很多被稱為DSP塊的硬宏單元，不過這些單元并非數字信號處理器，而是由高速乘法器電路組成的。
6.EDA(Electronic Design Automation, 電子設計自動化)
EDA是用于實現LSI或電子設備等電子領域設計自動化的軟件、硬件和方法的總稱。邏輯設計和電路設計用的仿真CAE(Computer Aided Engineering, 計算機輔助工程)，版圖設計和掩膜設計用的CAD(Computeer Aided Design, 計算機輔助設計)等都叫作EDA，而實際的設計產品叫作EDA工具。
7.EEPROM(Electrically Erasable and Programmable ROM, 電可擦可編程只讀存儲器)
EEPROM是一種斷電后數據不會丟失的非易失性存儲器。不同于使用紫外線進行擦出的EEPROM，EEPROM是用戶可以通過電子的方式進行擦除和重寫的一種ROM。
8.EPROM(Reasable and Programmable ROM, 可擦除可編程只讀存儲器)
EPROM是一種斷電后數據不會丟失的非易失性存儲器。并且用戶可以對此ROM進行寫入操作。不同于只能寫入一次的ROM和PROM，EPROM可以通過紫外線照射來擦除數據。EPROM必須清除全部數據后才能再次寫入，不像RAM那樣可以對指定部分進行擦除和重寫。
9.FPGA(Field Programmable Gate Array, 現場可編程門陣列)
FPGA是一種由內部邏輯塊和布線兩部分構成的PLD。雖然邏輯塊可以任意組合連接，具有很高的設計自由度，但實際布局布線狀況會導致延遲時間不定。由于次構造和單純地由門電路和布線組成的門陣列類似，并且用戶可以隨時對其重新配置，因此被稱為FPGA。
10.HDL(Hardware Description Language, 硬件描述語言)
硬件描述語言是描述硬件行為和連接的編程語言。最早的數字電路設計通過組合AND、OR、NOT、FF等邏輯電路的符號來繪制電路圖完成設計，這些年基于硬件描述語言的設計方法稱為主流。硬件描述語言中，Verilog HDL和VHDL作為行業標準應用得最為廣泛。
11.IP(Intellectual Property, 設計資產)
IP本來的意思是知識產權，而在半導體領域，CPU核、大規模宏單元等功能模塊被稱為IP。使用經過驗證的成品功能模塊(IP)，比重新設計電路更高效且可以縮短開發周期。為了和固件、中間件等軟件IP區別開來，電路IP也被稱為“硬IP”或“IP核”。
12.LUT(Look-up Table, 查找表)
通過將函數的真值表存放在少量內存單元中來實現組合邏輯電路功能的模塊稱為LUT。 直接用電路的方式實現復雜函數，產生的電路可能會存在面積過大或速度過低等問題，而基于LUT的實現方式則有可能解決這些問題。
13.LVDS(Low Voltage Diffierential Signaling, 低電壓差分信號)
LVDS是一種使用差分方式傳輸低電壓、小振幅信號的接口技術。該數字傳輸標準可以達到數百Mbit/s的信號傳輸速度。
14.PLD(Programmable Logic Device, 可編程邏輯器件)
PLD是用戶可將設計電路寫入芯片的可編程邏輯器件的總稱。代表性的PLD由SPLD、CPLD和FPGA等。
15.PLL(Phase-Locked Loop, 鎖相環)
PLL是一種用來同步輸入信號和輸出信號頻率和相位的相位同步電路，也可用來實現時鐘信號的倍頻（產生輸出時鐘整數倍的時鐘）。在FPGA上，PLL用來實現對主時鐘的倍頻和分頻，并且PLL的輸出時鐘之間保持同步。與基于延遲的DLL原理不同，PLL采用VCO(壓控振蕩器)來產生和輸入時鐘相似的時鐘信號。
16.RTL(Register Transfer Level, 寄存器傳輸級)
RTL用來表示使用HDL進行電路設計時的設計抽象度，是一種比晶體管和邏輯門級別的設計抽象度更高的寄存器傳輸級的設計方式。RTL設計將電路行為描述為寄存器間的數據傳輸及其邏輯運算組合。
17.SERDES(Serializer-Deserializer, 串行器-解串器)
SERDES通過用串行、并行相互轉換模塊，來實現使用高速串行接口連接并行接口的功能。最近的高速通信接口以串行為主流，因此不需要考慮并行通信中布線長度不一致所導致的傳輸位間的時間偏移問題。
18.SoC(System on a Chip, 片上系統)
從前的LSI按照功能分為處理邏輯、內存、接口等產品，而今后的趨勢是將各種豐富的功能系統性地集成到一篇LSI上，這種LSI被稱為SoC或系統LSI。
19.SPLD(Simple PLD, 簡單可編程邏輯器件)
SPLD是由標準積之和形式的AND-OR陣列（積項）構成的小規模PLD。也有一些附加嵌入各種宏單元或寄存器的產品。
20.SRAM(Static Random Access Memory, 靜態隨機存儲器)
SRAM是一種可以自由進行讀寫操作的半導體隨機存儲器（RAM），并且屬于斷電后數據會丟失的易失性存儲器。由于不想DRAM那樣需要周期性地刷新操作（操持數據），因此被稱為靜態存儲器。
21.反熔絲（anti-fuse）
反熔絲在通常狀態下絕緣，加以高電壓時絕緣層會打開通孔熔通成連接狀態。由于它和合金熔絲的特性相反，因此被稱為反熔絲。反熔絲形成的內部連接阻抗低，可用來實現高速電路。雖然反熔絲具有非易失性，但是編程寫入的操作只能進行一次。
22.嵌入式陣列（embedded array）
嵌入式陣列的開發流程是在用戶決定好所需的硬宏單元時就先行投放晶圓進行生產，硬宏單元之外的用戶邏輯部分先部署門陣列。用戶完成邏輯設計后，只要在金屬層工序實施用戶邏輯的布線即可完成生產。這樣，就可以同時具有標準單元ASIC中硬宏單元的高性能，以及堪比門陣列的短開發周期這兩方面的優勢。
23.時鐘樹（clock tree）
大規模LSI中的布線延遲會導致各個信號到達時間不一致。特別是同步電路設計中電路的動作由時鐘控制，這種信號傳播上的時間差會帶來不好的影響。因此需要時鐘樹這種時鐘專屬的布線和驅動電路來改善信號的偏差和傳播速度。
24.門陣列（Gate Array, GA）
門陣列是一種除布線之外所有掩膜工序都提前完成，用戶只需要進行片上門電路之間的金屬布線工程就能完成生產的芯片開發方式。門陣列分為門電路區域和布線區域固定的通道型，以及門電路遍布整個芯片的門海型。
25.高層次綜合（High Level Stnthesis, HLS）
高層次綜合指直接使用C語言或者基于C的語言描述算法功能，再由工具自動將其綜合為含有寄存器、時鐘同步等硬件概念的RTL描述的過程。
26.結構化ASIC(structured ASIC)
結構化ASIC是指為了縮短開發周期，在門陣列基礎上加以SRAM、時鐘PLL、輸入/輸出接口等通用功能模塊，將需要定制開發的部分降低到最小限制的芯片開發方式。例如制造方預先在專用布線層設計好時鐘電路等方法，可以有效減輕用戶的設計成本。
27.標準單元ASIC(cell-baesd ASIC)
在基于標準單元庫基礎上，提供更大規模電路模塊（巨型單元、宏單元等）的IC開發方式。在使用標準單元實現的隨機邏輯之上，提供ROM、RAM、微處理器等巨型單元。系統LSI是在標準單元ASIC的基礎上多功能化和大規模化而來的產物。
28.軟核處理器(soft-core processor)
軟核處理器是可以通過邏輯綜合來實現的微處理器核，在FPGA領域得到了廣泛的應用。軟核具有很多優勢，例如可以在不同FPGA系列中使用，可以根據需要定制搭載必要數量的周邊電路和I/O，還可以根據需要自由裝載多個處理器（多核化）等。
29.動態部分重配置(dynamic partial reconfiguration)
部分重配置是指在可重構設備上實現的電路中，只對其中一部分進行重新配置。動態部分重構配置則是指在其他部分正常工作的情況下，動態地對某一部分進行重新配置。使用動態部分重配置功能可以卸載無須同時工作的電路，從而得到面積和功耗上的改進。
30.動態可重構處理器（Dynamically Reconfigurable Processor, DRP）
動態可重構處理器是可重構系統的一種，商品化的產品通常是將粗粒度的PE(Processing Element, 處理單元)和分散的內存模塊按二維陣列型放置，各個PE的指令和PE之間的連接可以動態地（在工作時）改變。
31.硬宏單元（hard macro）
硬宏單元是指FPGA內部嵌入的固定的硬件電路模塊。雖然可以使用FPGA的基本門來實現乘法器這類電路，但消耗的資源非常多，開銷會增大。而如果使用硬宏單元，就不會對應用的性能有過多的影響。
32.閃存（flash memory）
一般的EEPROM可以對指定地址的內存進行擦除，而閃存是一種通過簡化結構提高了速度和集成度，但只能批量擦除的EEPROM。FPGA中閃存的使用方式有兩種，一種是將閃存單元用作邏輯和布線記憶單元的直接型，另一種是用閃存對SRAM型FPGA進行配置的間接型。
33.制造工藝（process technology）
雖然半導體制程的開發有兩大分支——工藝和材料，但回顧基于硅材料的晶體管發展歷史，微型工藝的進步是半導體產業成長的主要基礎。LSI主要構成器件是MOS型場效應管（MOSFET），只要可以制造更微小的MOSFET，就能 同時實現降低功耗、加快反應速度和增加單位面積晶體管數量等目標。
34.乘積項（product term）
所有邏輯表達式都可以變換為與項（AND）的邏輯或（OR），也就是積之和的形式。有AND陣列和OR陣列組成的AND-OR構造稱為乘積項形式。乘積項是SPLD和CPLD中代表性的基本結構。
35.可重構系統（reconfigurable system）
可重構系統是靈活運用細粒度（FPGA）或粗粒度（PE陣列）的可重構器件，根據應用特征改變包括數據通路在內的硬件結構的系統總成。這種方式比開發專用硬件更具彈性，又可以針對各種問題的算法優化結構實現高性能運算。
36.可重構邏輯（reconfigurable logic）
可重構邏輯是可以在PLD中通過重新寫入配置來改變電路結構的LSI總稱。FPGA和CPLD都屬于這一類，它們都使用SRAM單元、EEPROM單元或閃存單元作為存儲器件。在工作中可以改變電路結構的器件被稱為動態可重構邏輯。
37.粒度（granularity）
這里的粒度指電路規模。通常“粒度”一詞用來描述粉狀物體顆粒的大小程度，比如顆粒的粗糙程度、細膩程度。目前主流FPGA中基本邏輯塊的粒度位于門陣列（晶體管級別）和CPLD（乘積項）之間，但通常也被稱為細粒度。而粗粒度通常指具有4~32位PE陣列的動態可重構處理器。
38.邏輯綜合（logic synthesis）
邏輯綜合是指從Verilog HDL或VHDL等硬件描述語言編寫的RTL電路轉換為AND、OR、NOT等門級網表（門間連線信息）的過程。
39.邏輯塊（logic block）
邏輯塊是指用來實現邏輯的電路塊。CPLD中的邏輯塊是乘積項結構的宏單元。FPGA中的邏輯塊雖然叫法因廠商而異，但大致都是由LUT和觸發器組成的基本單元，再加上一些提高性能的附加電路構成的。
總結
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