Altera的FPGA頂部、底部和左右側會有真LVDS 輸入緩沖器和LVDS I/O緩沖器。（不同封裝 不同系列的器件LVDS的位置，數量會有差異）

LVDS 輸入緩沖器支持具有100-Ω 的片上差分匹配(RD OCT)。

可將LVDS I/O緩沖器配置成LVDS 輸入( 不帶RD OCT) 或者真LVDS 輸出緩沖器。

也可以將器件頂端、底部和右側的LVDS 管腳配置成偽LVDS 輸出緩沖器，把兩個單端輸出緩沖器和一個電路板上的電阻網絡一起使用，來支持LVDS、mini- LVDS 和RSDS 標準。

大部分系列的FPGA支持行列I/O bank 上的LVDS。

行I/O 支持100-Ω RD OCT 的真 LVDS 輸入和輸出緩沖器。列I/O 支持不帶RD OCT 的真LVDS 輸入緩沖器。

可將行和列LVDS 管腳配置成偽LVDS 輸出緩沖器，它把兩個單端輸出緩沖器和一個外部電阻網絡一 起使用，來支持LVDS、mini- LVDS 和RSDS 標準。

有些高端的器件為LVDS 提供單端 I/O refclk 支持。 專用SERDES 和DPA 電路在器件右側I/O bank 和行I/O bank 中實現，這可以進一步提高器件中LVDS 接口的性能。列 I/O bank，沒有SERDES 電路，如果需要串行收發需要在邏輯中實現。

DPA Mode

Non-DPA Mode

Soft-CDR Mode

Deserializer Bypass

用于 DPA MODE 和 non-DPA MODE 接收時 ， I/O PLL參考時鐘必須來自FPGA的專用時鐘引腳（不適用于發送）。該引腳可以來自同一BANK也可以是其他I/O BANK。需要注意的是當參考時鐘來自其它BANK,需要在QSF文件里聲明一下：

set_instance_assignment -name GLOBAL_SIGNAL GLOBAL_CLOCK -to <name of top-level
reference clock input port>

當I/O 緩沖器配置成帶RD OCT 使能的LVDS 輸入時，需要根據器件datasheet將VCCIO 和VCCPD 設置為需要的電平標準，一般是2.5 V。

下圖所列參數可作為LVDS時序約束的參考：

總結

以上是生活随笔為你收集整理的Intel (Altera) LVDS的全部內容，希望文章能夠幫你解決所遇到的問題。

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