1. 新建工程 -> 邏輯分析儀xxx.stp從工程當中移除

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2. 工程全編譯后查看工程RTL中時序路徑，時序余量最小的為最差時序路徑

3. 右擊選中

4. 點擊report timing

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5. 得到如下圖

從上圖可知,最差時序路徑余量slack=0.942ns，那路徑是從

From Node(xxx|busy)到終點To Node(xxx|_reconfig_r[0])

RTL代碼

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?查看Data Arrival Path可以看到整個路徑實際布局布線的耗時

上圖可知：

launch edge time：源鎖存數據開始點（from node）；

latch edge time：目的鎖存數據結束點（to node）data required path；

IC：連線，寄存器與寄存器之間的連線

CELL：單元

CLKCTRL_G17：使用全局時鐘網絡標志

FF_XXX_XXX：寄存器

LCCOMB_XXX：查找表

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i_sys_clk從PIN_M22引腳輸入

經過IC連線，耗時0ns,到達pll輸入i_sys_clk~input|i

經過CELL,耗時0.729ns，達到pll輸出i_sys_clk~|o

依次類推從launch edge到busy_altgxb_reconfig_r[0]最終耗時8.050ns；

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查看Data Required Path，得到寄存器busy_altgxb_reconfig_r[0]在自動布局布線過程中需求的時間

slack =?Data Required Path -?Data Arrival Path

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查看extra fitter information，可以看到實際的版圖布線

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未理解項： COMP含義，Incr為啥可以為負（希望大佬不吝賜教O(∩_∩)O~）

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總結

以上是生活随笔為你收集整理的Altera timing analyzer理解的全部內容，希望文章能夠幫你解決所遇到的問題。

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