目錄

一.工程創建及屬性設置

二.設計輸入

三.約束設計

四.編譯工程

五.功能仿真

六.時序仿真

七.下載程序

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一.工程創建及屬性設置

1.啟動QuartusII軟件

安裝QuartusII軟件后，在桌面或者程序中啟動QuartusII軟件。

2.打開新工程向導

啟動軟件后，選擇“File”菜單的“New Project Wizard”選項，打開新建工程向導，如圖所示：

在新建工程向導的“介紹”頁面中，單擊“Next”按鈕進入下一頁，如圖所示：

3.設置工程屬性

如圖所示，在新建工程向導的第一頁對工程工作目錄、工程名稱以及頂層模塊名稱進行設置，如圖所示：

點擊Next，出現如圖所示的界面：

Empty projet：空項目；Project template：項目模板。這個可以根據自己的實際情況進行選擇，一般選擇空項目。

4.添加設計文件

在新建工程向導的第二頁選擇位工程添加設計文件，如圖所示：

如果還沒有編寫好代碼文件可以先不用添加文件，直接點擊Next選項，如果已經編寫好了相關的代碼文件，可以將其文件添加進來，根據實際情況進行選擇。

5.選擇FPGA器件

在新建工程向導的第三頁，為工程配置相應的器件和參數，如圖所示：選取的器件型號將在完全編譯時將工程設計映射到對應的器件邏輯資源上。

點擊Next，如圖所示：

可以選擇設計輸入/綜合以及仿真、時序分析的工具，可以根據具體的情況進行選擇。點擊Next之后就可以查看創建工程的一些信息，如圖所示：

6.完成工程創建

配置完器件屬性之后，點擊finish完成工程的創建。如圖所示：

選擇軟件左側的工程瀏覽器，可以管理已添加的文件，如圖所示：

二.設計輸入

1.添加設計文件

如果在創建工程時沒有為工程添加設計文件，可以選擇“Project”菜單的“Add/Remove Files in Project”選項，為工程添加設計文件。如圖所示：

同時，如果沒有文件，可以選擇自己編寫，點擊“file”選項下的“New”，如圖所示：

彈出如下對話框，選擇需要添加的文件。

2.配置器件屬性

同樣的，如果在創建工程時沒有為工程配置器件型號及屬性，可以在工程瀏覽器的工程實體圖標上單擊右鍵，選擇“Device”選項，為工程配置器件屬性，如圖所示：

若在建立工程時已經配置好，則可以單擊“Device & Pin Options...”按鈕，進一步設置器件的相關屬性，如圖所示：

選擇“Unused Pins”選項卡，將不使用的管腳配置為三態，如圖所示：

3.分析工程

編寫設計輸入文件之后，首先要進行工程分析，目的是為了檢查設計輸入的語法。單擊“Start Analysis & Synthesis”按鈕分析工程，如圖所示：

三.約束設計

1.管腳分配

管腳分配的作用在于將設計輸入文件的端口與實際的器件進行映射，實現設計輸入模塊端口在實際器件管腳上的實例化。在QuartusII軟件中可以在管腳分配窗口中對管腳的分配進行設置，如圖所示：

通過工具欄中的快捷按鈕可以幫助用戶快速的進行管腳分配，如圖所示：

通過管腳分配主窗口中的管腳信息可以看到管腳的I/O種類、管腳的序號、Bank所在的位置、I/O使用的電壓標準等，如圖所示：

2.其它約束

除了對工程的管腳進行約束外，QuartusII軟件還允許用戶對其它的一些約束進行設置，假如面積約束、速度約束、時鐘約束、資源約束等。這些約束都屬于較為嚴格的工程設置。

四.編譯工程

1.完全編譯

有了完整的設計輸入、完整的約束條件后，就可以對工程進行完全編譯了，如圖所示：

若在編譯過程中出現錯誤提示，用戶可以在信息欄中查看錯誤信息，修改所有存在的錯誤后重新編譯，直到能夠無錯誤的完成編譯。

2.編譯報告

QuartusII編譯結束后，為用戶提供一個完整而詳細的編譯報告。通過該報告，用戶可以查看工程使用資源的情況及系統可以達到的性能。

五.功能仿真

1.選擇仿真文件

選擇QuartusII軟件“File”菜單的“New”選項，打開新建其它文件對話框，選擇新建波形圖文件，如圖所示：

2.添加觀察信號

用戶可以通過雙擊波形窗口中的空白區域為工程添加需要觀察的信號，如圖所示：

在打開的插入節點或總線對話框中，打開“Node Finder...”（節點查找器），如圖所示。通過節點查找器，用戶可以方便的選擇需要觀察的信號。

選擇Filter：“Pin：all”，然后點擊list列出所用輸入/輸出端口，如圖所示：

選中所有信號，單擊按鈕，將選中信號加入到觀察目標窗口中，如圖所示：

3.設置仿真時間最小間隔

考慮到硬件環境提供的時鐘頻率（假設是50MHz），即時鐘的周期為20ns，設置“Grid Size”為20ns。選擇“Edit”菜單中的“Grid Size”選項進行設置，如圖所示：

4.設置仿真時間長度

選擇“Edit”菜單中的“End Time”選項，設置仿真時間長度為1ms，如圖所示：

5.添加激勵信號

選中clk信號，單擊時鐘按鈕，將該信號設置為時鐘波形，周期為20ns，如圖所示。此信號代表了系統時鐘。

選中rst_n信號，單擊高電平按鈕，將該信號設置為1。此信號代表了復位信號。添加激勵信號后，選中保存文件，此時的波形如圖所示：

6.生成功能仿真網表

點擊“Tools”菜單的按鈕，如圖所示，進行功能仿真。

六.時序仿真

功能仿真后，如果波形沒有問題，開始做時序仿真，檢查波形延時對設計是否有影響。點擊出現錯誤：

Run the Fitter, followed by the Timing Analyzer, before running the EDA Netlist Writer

解決辦法是：

（1）首先點擊Processing->Start->Start Fitter，如圖所示：

等待邊編譯完成之后進行下一步。

（2）點擊Processing->Start->Start Timing Analyzer，如圖所示：

等待編譯完成進行下一步。

（3）點擊Simulation->Run Timing Simulation，運行時序仿真即可。

七.下載程序

仿真驗證結束以后，用戶就可以將工程下載到實際的開發板中進行驗證了。選擇Tools->Programmer選項或者點擊快捷按鈕打開下載界面，如圖所示：

首先單擊“Hardware Setup”按鈕，選擇下載電纜，然后選擇下載模式JTAG（在線調試）模式或者AS（固化值EPCS配置芯片）模式，并選擇對應的下載文件。連接好下載電纜之后，選中Program/Configure即可下載。

待續。。。。。。

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總結

以上是生活随笔為你收集整理的Altera FPGA基本开发流程的全部內容，希望文章能夠幫你解決所遇到的問題。

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