因為在普通的fpga芯片里面，寄存器只可以表示無符號型，不可以表示小數，所以在計算比較精確的數值時，就需要做一些處理，不過在altera在Arria 10

中增加了硬核浮點DSP模塊，這樣更加適合硬件加速和做一些比較精確的計算。

　　浮點數和定點數的區別：定點數的小數點是固定的，而浮點數的小數點的位置不確定，舉個例子，定點數 1.1*1.1 = 1.2（定點一位小數），浮點數1.1*1.1

=1.21，浮點數的小數點發生了移動，而定點數舍棄了一位，小數點的位置沒有變。

　　在verilog里面，如果用用16位二進制表達定點小數，最高位就是符號位。我們把小數點之后的N位叫做Qn，例如小數點之后有12位叫做Q12格式的定點小數

而Q0就是我們所說的整數。

　　Q12的最大正數是0111.1111_1111_1111，第一個0是符號位，后面的數都是1，那么這個數的十進制就是0x7fff/2^12=7.99999......，為啥是除2^12呢，因為是

十二位小數，0.1111_1111_1111接近與整數1，這樣看有多少個1.

　　反過來，一個實際的數轉換成Qn型的定點小數就是就是乘上2^n

?

　　舉個例子：

　　2.1*2.2 = 4.62

　　先轉換成定點數 2.1 * 2^!2? = 8601.6 = 8602

　　　　　　　　　 2.1 * 2^12 = 9011.2 = 9011

　　定點數相乘? ? ? ? 8602*9011 = 77512622

　　定點數轉實際的數

　　　　　　　　　因為是兩個定點數相乘，所以，小數位變成24位?。整數位變成6位

　　　　　　　　　77512622/2^24=4.62011.....和i結果差距很小

?

　　最后記錄有符號數的計算

　　正數 原碼 = 反碼 = 補碼

　　負數 反碼 = 原碼的符號位不變，其他位取反

　　　　 補碼 = 反碼 + 1

　　舉個例子 ： 00110010 + 10000011（負數補碼）=10110101，因為結果是負數的補碼，換算成原碼是11001011，和的絕對值是1001011

?

轉載于:https://www.cnblogs.com/bixiaopengblog/p/7728538.html

總結

以上是生活随笔為你收集整理的FPGA浮点数定点化的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。