目錄

• 一、D觸發(fā)器簡介
• 二、創(chuàng)建D觸發(fā)器原理圖并仿真
• • 2.1 新建工程
  • 2.2 創(chuàng)建原理圖文件
  • 2.3 編譯原理圖文件
  • 2.4 創(chuàng)建 VWF 文件
  • 2.5 波形仿真
• 三、調(diào)用D觸發(fā)器并仿真
• • 3.1 新建工程
  • 3.2 創(chuàng)建原理圖文件
  • 3.3 編譯原理圖文件
  • 3.4 創(chuàng)建 VWF 文件
  • 3.5 波形仿真
• 四、用Verilog語言實(shí)現(xiàn)D觸發(fā)器并仿真
• • 4.1 新建工程
  • 4.2 編寫Verilog文件
  • 4.3 使用Modelsim手動(dòng)仿真
  • 4.4 波形仿真
• 五、總結(jié)
• 六、參考資料

本文內(nèi)容：
1、在 Quartus-II 中自己用門電路設(shè)計(jì)一個(gè)D觸發(fā)器，并進(jìn)行仿真，時(shí)序波形驗(yàn)證；
2、在 Quartus-II 中直接調(diào)用一個(gè)D觸發(fā)器電路，進(jìn)行仿真，時(shí)序波形驗(yàn)證，與2做比較；
3、在 Quartus-II用Verilog語言寫一個(gè)D觸發(fā)器，進(jìn)行仿真驗(yàn)證，與3做比較。

一、D觸發(fā)器簡介

• D觸發(fā)器是一個(gè)具有記憶功能的，具有兩個(gè)穩(wěn)定狀態(tài)的信息存儲(chǔ)器件，是構(gòu)成多種時(shí)序電路的最基本邏輯單元，也是數(shù)字邏輯電路中一種重要的單元電路。
  
• D觸發(fā)器（data flip-flop或delay flip-flop）由4個(gè)與非門組成，其中G1和G2構(gòu)成基本RS觸發(fā)器。

功能表：

DCLKQQN

0	時(shí)鐘上升沿	0	1
1	時(shí)鐘上升沿	1	0
×	0	last Q	last QN
×	1	last Q	last QN

時(shí)序圖：

二、創(chuàng)建D觸發(fā)器原理圖并仿真

2.1 新建工程

• 【File】→【New Project Wizard…】。
  
• 點(diǎn)擊【Next >】。
  
• 選擇工程保存路徑及工程名，然后點(diǎn)擊【Next >】。
  
• 這里是添加已有的工程設(shè)計(jì)文件，不需要添加，點(diǎn)擊【Next >】。
  
• 根據(jù)使用的 FPGA，進(jìn)行選擇芯片系列及類型，然后點(diǎn)擊【Next >】。
  
• 保持 Simulation 為 < None >，然后點(diǎn)擊【Next >】。
  
• 配置信息，點(diǎn)擊【Finish】。
  

2.2 創(chuàng)建原理圖文件

• 【File】→【New…】。
  
• 選擇【Block Diagram/Schematic File】，點(diǎn)擊【OK】。
  
• 點(diǎn)擊【插頭圖標(biāo)】彈出工具窗口，搜索元件，然后在圖紙上擺放：
  • 4 個(gè) nand2 與非門；
  • 1 個(gè) not 非門。
• 如下圖所示（Ctrl + 滾輪，可放大縮小）：
  
• 添加兩個(gè)輸入管腳和兩個(gè)輸出管腳，雙擊 Pin Name 即可修改管腳名。
  
• 鼠標(biāo)左鍵按住連接管腳即可，完整圖如下：
  
• 保存電路圖。
  

2.3 編譯原理圖文件

• 啟動(dòng)分析與綜合（全編譯）。
  
  
• 查看硬件電路圖：點(diǎn)擊【Tools】→【Netlist Viewers】→【RTL Viewer】。
  
• 結(jié)果如下：
  

2.4 創(chuàng)建 VWF 文件

• 點(diǎn)擊【File】→【New】，選擇【University Program VWF】。
  
• 選擇【Edit】→【Insert】→【Insert Node or Bus…】。
  
• 點(diǎn)擊【Node Finder…】，然后點(diǎn)擊【List】會(huì)羅列出四個(gè)管腳，點(diǎn)擊【>>】選擇全部，然后點(diǎn)擊【OK】，自動(dòng)補(bǔ)全了【Name】，然后點(diǎn)擊【OK】。
  
  
• 編輯輸入 CLK，產(chǎn)生時(shí)鐘信號(hào)。
  
• 選中要修改的區(qū)域，然后雙擊，修改為 1 ，再點(diǎn)擊【OK】即可。
  
• 保存文件：【File】→【Save】。
  
  

2.5 波形仿真

功能仿真：

• 點(diǎn)擊【功能仿真按鈕——Run Functional Simulation】。
  
• 出現(xiàn)以下錯(cuò)誤：
  

解決方法：

• 點(diǎn)擊【Tools】→【Lauch Simulation Library Compiler】。
  
• 選擇工程目錄下的 ...\simulation\qsim 文件夾，然后點(diǎn)擊【Start Compilation】。
  
• 無錯(cuò)誤，然后點(diǎn)擊【Close】關(guān)閉窗口。
  
• 點(diǎn)擊【功能仿真按鈕——Run Functional Simulation】。
  
• 仿真結(jié)果如下（延遲了半個(gè)時(shí)鐘周期）：
  

時(shí)序仿真：

• 主界面【Processing】→【Start】→【Start Fitter】。
  
• 點(diǎn)擊【Start TimeQuest Timing Analyzer】。
  
• 返回 VMF 文件界面：點(diǎn)擊【時(shí)序仿真按鈕——Run Timing Simulation】。
• 仿真結(jié)果（延遲一個(gè)時(shí)鐘周期）：
  

三、調(diào)用D觸發(fā)器并仿真

3.1 新建工程

• 同第二部分一樣。

3.2 創(chuàng)建原理圖文件

• 同第二部分一樣。
• 這時(shí)，不再畫D觸發(fā)器的內(nèi)部結(jié)構(gòu)了，而是直接調(diào)用D觸發(fā)器，元件名：dff。
  
• 再添加輸入和輸出管腳。
  

3.3 編譯原理圖文件

• 同第二部分方法一樣。
• 先編譯，再查看硬件電路圖。
  

3.4 創(chuàng)建 VWF 文件

• 方法同第二部分一樣，

3.5 波形仿真

• 方法同第二部分一樣，先編譯一下，讓它報(bào)錯(cuò)，再用解決方法。
• 功能仿真（只有半個(gè)時(shí)鐘周期的延遲）：
  
• 時(shí)序仿真（有一個(gè)時(shí)鐘周期的延遲）：
  
• 相較于第二部分，來說，使用現(xiàn)有的D觸發(fā)器會(huì)更加方便，繪圖少，但是對于D觸發(fā)器的內(nèi)部結(jié)構(gòu)來說不太清楚，最后仿真出來的結(jié)果也是一樣的。

四、用Verilog語言實(shí)現(xiàn)D觸發(fā)器并仿真

4.1 新建工程

• 方法同上。

4.2 編寫Verilog文件

• 【File】→【New】→【Verilog HDL File】。
  
• 復(fù)制粘貼如下代碼：

//dwave是文件名 module dwave(d,clk,q);input d;input clk;output q;reg q;always @ (posedge clk)//我們用正的時(shí)鐘沿做它的敏感信號(hào)beginq <= d;//上升沿有效的時(shí)候，把d捕獲到qend endmodule

• 保存文件并編譯。
  

4.3 使用Modelsim手動(dòng)仿真

• 打開 Modelsim 軟件。
• 具體步驟如下：
• 在Quartus創(chuàng)建的工程文件夾下新建一個(gè) tb 文件夾；
• 點(diǎn)擊【File】→【Change Directory】選擇 tb 文件夾；
• 創(chuàng)建新項(xiàng)目：【File】→【New】→【Project…】，編寫工程名及選擇路徑；
  
• 添加現(xiàn)有文件：Add Existing File。
  
• 找到剛剛 Quatrus 編譯生成的 .v 文件，再點(diǎn)擊【OK】。
  
• 再創(chuàng)建一個(gè)新的文件。
  
• 然后關(guān)閉添加文件窗口界面。
• 再雙擊剛剛新建的 wave_b.v 文件，添加如下代碼：

//測試代碼 `timescale 1ns / 1nsmodule dwave_tb;reg clk,d;wire q;dwave u1(.d(d),.clk(clk),.q(q));initialbeginclk = 1;d <= 0;foreverbegin#60 d <= 1;//人為生成毛刺 #22 d <= 0;#2 d <= 1;#2 d <= 0;#16 d <= 0;//維持16ns的低電平，然后讓它做周期性的循環(huán)endendalways #20 clk <= ~clk;//半周期為20ns,全周期為40ns的一個(gè)信號(hào) endmodule

• 然后保存。
• 點(diǎn)擊【編譯】按鈕，編譯所有文件。
  

4.4 波形仿真

• 點(diǎn)擊【Simulate】→【Start Simulation…】。
  
• 找到 wave_b.v 文件所在的工程（看路徑），取消勾選，點(diǎn)擊【OK】。
  
• 右鍵點(diǎn)擊工程名，再點(diǎn)擊【Add Wave】。
  
• 設(shè)置運(yùn)行時(shí)長，再點(diǎn)擊旁邊的運(yùn)行按鈕，即可出現(xiàn)仿真效果圖。
  
• 相較于第三部分的步驟，這個(gè)部分用到了 Modelsim 軟件，我個(gè)人覺得吧，這個(gè)軟件略微麻煩了一點(diǎn)點(diǎn)，但也還好，最后出來的仿真效果也是和前面兩個(gè)部分的相差無幾。

五、總結(jié)

• 就我個(gè)人來說，使用 Quartus 與 Modelsim 軟件來仿真電路，確實(shí)挺方便的，但是對于一竅不懂 Verilog 語言的人來說，使用原理圖仿真會(huì)方便得多，如果對 Verilog 語言較懂的人來說，當(dāng)遇到復(fù)雜繁雜的電路圖時(shí)，會(huì)更加的方便。

六、參考資料

[1] Quartus-II13.1三種方式實(shí)現(xiàn)D觸發(fā)器及時(shí)序仿真
[2] D觸發(fā)器_百度baike
[3] quartus值時(shí)序仿真出錯(cuò)及解決

總結(jié)

以上是生活随笔為你收集整理的Quartus-ll 采用三种方法实现 D 触发器功能仿真及时序波形仿真详细步骤的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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