摘要：在數字匹配濾波器和超前滯后鑒相環路的理論基礎上，采用VHDL編程，在FPGA芯片上實現PN碼捕獲和跟蹤的電路。詳細討論了各電路模塊的設計實現方法。完成電路的仿真驗證，給出了仿真波形。結果表明電路工作正常可靠，系統擴展方便靈活，滿足設計要求。

關鍵詞：FPGA；PN碼捕獲；PN碼跟蹤；數字匹配濾波器；超前滯后環路

在接收機端，為了接收到正確的信號，必須使得本地PN碼與接收信號PN碼嚴格同步。PN碼同步的過程分為兩個階段：捕獲和跟蹤。典型的捕獲方法是匹配濾波器法，而跟蹤則常用超前滯后鑒相跟蹤環路。隨著可編程邏輯器件FPGA的大規模使用，數字電路系統的設計變得更加靈活和方便，并且易于系統維護和更新。本設計采用VHDL編程，用FPGA實現了PN碼捕獲和跟蹤的電路。

1 捕獲和跟蹤的原理

如圖1所示，捕獲和跟蹤環路主要由數字匹配濾波器模塊、PN碼發生器模塊、碼時鐘發生器模塊和鑒相模塊組成。捕獲和跟蹤主要利用PN碼的自相關特性和鑒相特性，如圖2所示。其中圖2(a)是序列的自相關函數R(τ)，利用此特性，讓接收信號依次劃過本地PN碼，并進行相關運算，當兩者同步時，相關值達到相關峰值，大于預先設定的門限，表明此時完成捕獲。圖2(b)中虛線①是自相關函數向右移Tc／2之后的自相關函數R(τ-Tc／2)，虛線②是自相關函數向左移Tc／2之后的自相關函數R(τ+Tc／2)，而實線是R(τ-Tc／2)減去R(τ+Tc／2)之后的S型鑒相曲線D(τ)。當τ=0時，鑒相結果為0，表明本地PN碼與接收信號同步。當τ≠0時，鑒相器輸出正或負的極性結果，調整PN碼時鐘提前或者滯后PN碼。其中：Tc是PN碼片周期。本文引用地址：http://www.eepw.com.cn/article/190998.htm

1．1 捕獲

捕獲利用PN碼的序列自相關特性，如圖2(a)所示。捕獲常用數字匹配濾波器法。數字匹配濾波器法雖然電路結構較復雜，消耗資源較多，但捕獲過程很快，通常可以在一個PN碼周期內完成。用數字匹配濾波器法捕獲擴頻碼時，以靜止的本地PN碼作為濾波器的抽頭，接收到的信號序列依次劃過本地PN碼，每一個時刻都可以產生一個相關結果。當兩個序列相位對齊時，相關結果將有一個相關峰值(擴頻序列在零相位時的自相關函數值)輸出，相關值大于預先設定的門限時表示捕獲成功，此時接收信號與本地PN碼粗同步，同步在一個PN碼元時長，下一步進入跟蹤階段進行精確同步。

1．2 跟蹤

跟蹤常用超前滯后跟蹤環法，利用PN碼的鑒相特性，如圖2(b)所示。輸入擴頻信號分別和超前、滯后1／2個碼元周期的PN碼進行相關運算，兩者相關值之差作為鑒相結果輸入至碼時鐘生成器來調整PN碼相位，保持本地PN碼與接收信號之間的嚴格同步。同時擴頻信號與本地PN碼相關之后解擴輸出。若連續幾次失步，則重新轉入捕獲階段，進行粗同步。

總結

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