目錄

前言

4.3.1 編碼器和譯碼器

一、編碼器

1、普通編碼器

2、優(yōu)先編碼器?

二、譯碼器

1、二進制譯碼器

?2、二-十進制譯碼器

3、顯示譯碼器

4.3.2?數(shù)據(jù)選擇器和數(shù)據(jù)分配器

?一、數(shù)據(jù)選擇器

1、工作原理

?2、用數(shù)據(jù)選擇器設計組合邏輯電路

? 二、數(shù)據(jù)分配器

1、工作原理

4.3.4 加法器

一、一位加法器

1.半加器

2.全加器

二、多位加法器

1.串行進位加法器?

2.超前進位加法器

三、用加法器設計組合邏輯電路

1.74LS283設計一個將8421BCD碼轉換成余3碼

?2.用74LS283設計一個4位二進制并行加/減法器

4.3.5 數(shù)值比較器

4.3.6 奇偶發(fā)生/校驗器

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前言

《數(shù)字電子技術基礎》第4.3節(jié)學習筆記

《數(shù)字邏輯電路設計》第6.1節(jié)學習筆記

將常用的組合邏輯電路制成了中小規(guī)模集成的標準化集成電路產(chǎn)品，在設計大規(guī)模集成電路時常常調用已有的模塊電路，作為所設計電路的組成部分。

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4.3.1 編碼器和譯碼器

一、編碼器

將每個數(shù)據(jù)表現(xiàn)方式用一個二進制碼來表示，有主要分為普通和優(yōu)先編碼器。

編碼信號的不同，可分為二進制編碼器和二-十進制編碼器（十進制-BCD碼編碼器）。

1、普通編碼器

在編碼器中，任何時刻只允許輸出一個編碼信號，否則輸出將發(fā)生混亂。8-3線二進制編碼器：

由于只要有一條線導通即導通，屬于或門，化簡上式得到?

?從上式也可以得到3位編碼器的電路圖

2、優(yōu)先編碼器?

?允許同時輸入兩個以上的編碼信號。不過在設計優(yōu)先編碼器時已經(jīng)將所有輸入信號按照優(yōu)先級排了對，當輸入信號同時輸入時，只對優(yōu)先級最高的位進行編碼。

具有代表性的時74HC148(74LS148)優(yōu)先編碼器。

由以上邏輯式可以看出，其中添加了控制端s' ，只有在s' = 0時才正常功能使用；為1時輸出端封鎖為高電平。

?

?

?在優(yōu)先編碼器電路中，除了二進制編碼器以外，還有一類位二-十進制優(yōu)先編碼器，將10個輸入信號分別編成10個BCD碼，第9位為最高位；第0位為最低位。

• ?【例4.3.1】使用兩片74HC148設計一個16-4線編碼器，實現(xiàn)中斷優(yōu)先級控制，設置輸入端15為優(yōu)先級最高，0為優(yōu)先級最低。輸出為16中4位二進制代碼。

解：由于每一個編碼器有8路輸入，所以需要并列使用，設置高8位與低8位。按照高位輸入時地位無線控制，可以通過高8位的YS'端控制低8位的S'使能端。這樣就實現(xiàn)了在高位沒有輸入時低位才有效。

二、譯碼器

譯碼器最為編碼器的反向操作，就是將二進制代碼轉換成其他相應代碼。常用的譯碼器電路有二進制譯碼器、二-十進制譯碼器和顯示譯碼器三類。

1、二進制譯碼器

3-8線譯碼器與編碼器功能相反

?二極管與門陣列構成：

?74HC138（74LS138）使用CMOS門電路實現(xiàn)

?由于門電路中會強調“低電平有效”因此在門電路上加圈表示反相器，即實現(xiàn)了非的功能。

74HC138也稱為最小項譯碼器，由于其附加了控制端S1、S2'、S3'。當S1、S2'+S3'=0時，Gs輸出為高電平，譯碼器處于工作狀態(tài)，否則禁止輸出。控制端可以稱為“片選”輸入端，可以進行多片的擴展。

如兩片74HC138組成4線-16輸出譯碼器，可以看出D3控制左邊片的輸入使能。

?

?2、二-十進制譯碼器

?由于其是4-10線的，輸入為4位，應有16個數(shù)對應，故出現(xiàn)了偽碼。

?

3、顯示譯碼器

?

?滅燈輸入/滅零輸出BI'/RBO'：

?

4.3.2?數(shù)據(jù)選擇器和數(shù)據(jù)分配器

又成多路選擇器和多路分配器，是數(shù)字系統(tǒng)中的基本功能是從輸入端提供的多路數(shù)據(jù)中選擇一路在公共傳輸線（如計算機總線）上傳輸，到接受段后再將該數(shù)據(jù)分配給多路輸出中的某一路，從而實現(xiàn)多路數(shù)據(jù)在公共總線上的分時傳送。實現(xiàn)數(shù)據(jù)的并-串轉換、序列信號產(chǎn)生及任意組合邏輯函數(shù)等邏輯功能。

?一、數(shù)據(jù)選擇器

1、工作原理

數(shù)據(jù)選擇器在多路數(shù)據(jù)傳送過程中能夠根據(jù)需要將其任意一路選出來的電路叫做數(shù)據(jù)選擇器，也稱多路選擇器（Data Selector）或多路開關(Multiplexer,MUX)。多路數(shù)據(jù)的選擇是受控制信號控制的，一般稱為地址選擇信號。通常對于一個具有路輸入和1路輸出的MUX有n個地址選擇端。

以雙4選1數(shù)據(jù)選擇器74HC153為例，進行工作原理的說明：

由圖可見，?為公共輸入段；為相互獨立的輸出段；為輸出的控制輸入段。

上圖已經(jīng)時數(shù)據(jù)選擇器的數(shù)據(jù)流圖，由于A0=0所以TG1和TG3傳輸門導通，二TG2和TG4截止，當A1=0時TG5導通，TG6截止，當時Y1 = D10。同理可以推到其他的三種情況。

同時，?時，數(shù)據(jù)選擇器工作，反之為1時數(shù)據(jù)選擇器禁止工作，輸出被封鎖為低電平。

下表為74HC153其中Y1路輸出的真值表，可以類似得到Y2作為輸出的真值表。

74HC153的真值表

選擇輸入		數(shù)據(jù)輸入				使能輸入	輸出
A0	A1	D10	D11	D12	D13		Y1
x	x	x	x	x	x	1	0
0	0	D10	X	X	X	0	D10
1	0	X	D11	X	X	0	D11
0	1	X	X	D12	X	0	D12
1	1	X	X	X	D13	0	D13

?其輸出邏輯式可以寫成：

類似的可以寫出路選擇器的輸出表達式：

式中，為控制變量A...組成的最小項，為輸入的第i路輸入。

常見的MSI多路選擇器有雙4選1數(shù)據(jù)選擇器74LS153（集成塊中含有兩個4選1數(shù)據(jù)選擇器，這與74HC153類似）和8選1數(shù)據(jù)選擇器74LS151等。

?2、用數(shù)據(jù)選擇器設計組合邏輯電路

• 兩個帶附加控制段的4選1數(shù)據(jù)選擇器組成一個8選1數(shù)據(jù)選擇器

8選1必須要3位地址輸入端，所以只能借助控制端，只需要控制端對前4個或者后4個進行區(qū)分即可，即當4個輸入端輸入時后4個輸入端截止，同時將2個輸出端或輸出即可。

?上圖邏輯表達式可以寫成：

• 實現(xiàn)交通信號燈監(jiān)視電路

（1）分析輸出輸出

?將R/A/G作為三個輸入變量，燈亮時為1，不亮時為0。將Z作為提醒信號進行輸出。當Z為1時發(fā)生故障提醒，為0時未發(fā)生故障。

（2）邏輯真值表如下

輸入			輸出
R	A	G	Z
0	0	0	1
0	0	1	0
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	1
1	1	1	1

（3）根據(jù)真值表寫出邏輯表達式

（4）變化形式

（5）分配管腳

? ? ? ? ?? ? ? ? ? ? ??? ? ? ? ??

（6）根據(jù)管腳設計電路? ??

• ?將4位8421BCD碼分時傳送至七段顯示譯碼器，然后動態(tài)顯示相應的LED顯示器。

真值表
輸入		2-4譯碼器				七段譯碼器				數(shù)碼管
0	0	0	1	1	1	1	0	0	0	個位（1）
0	1	1	0	1	1	1	0	1	0	十位（5）
1	0	1	1	0	1	0	0	0	0	百位（0）
1	1	1	1	1	0	0	0	0	1	千位（8）

地址?按00——>01——>10——>11周期變化式，只要地址變化的頻率大于25次/s，人眼就可以清楚的看到顯示8051，且無明顯閃爍感。

? 二、數(shù)據(jù)分配器

1、工作原理

數(shù)據(jù)分配器簡稱DEMUC，其結構和功能正好與數(shù)據(jù)選擇器相反。

真值表?

輸入	選擇輸入		數(shù)據(jù)輸出
D	A0	A1	D10	D11	D12	D13
D
	0	0	D	X	X	X
	1	0	X	D	X	X
	0	1	X	X	D	X
	1	1	X	X	X	D

由真值表可以看出，當出入D=1時，就變成了2-4譯碼器。?

4.3.4 加法器

一、一位加法器

1.半加器

不考慮低位的進位將兩個1位二進制數(shù)相加，稱為半加。實現(xiàn)電路為半加器。

S表示AB相加的和（不包括進位），CO為AB相加的進位。

?

?

2.全加器

?在兩個數(shù)相加時，需要考慮來自地位的進位，故相當于三個數(shù)相加，CI為低位進位。

?

?

二、多位加法器

1.串行進位加法器?

在使用時及全加器的串聯(lián)，低位全加器的進位為高位全加器的進位，稱為串行進位加法器（或者稱為行波進位加法器）。

每一位的相加結果必須等到下一位的進位才能確定，因此運算速度慢

2.超前進位加法器

每一位的相加的進位都可以使用邏輯表達式表達式進行計算，不需要再等待低位的進位，這樣就可以有效的提高運算速度，稱為超前進位（Carry Look-ahead）加法器，也成為快速進位（Fast Carry）加法器。

第i位的進位可以表示成：

?

?由上式可以得出4位超前加法器74LS283。

?由上述邏輯式和電路圖可以得出第一級輸出的邏輯表達式

由此看出其節(jié)省時間是通過增加電路的復雜度來換取的，當加法器位數(shù)增加時，電路的負責度也隨之上升。

三、用加法器設計組合邏輯電路

1.74LS283設計一個將8421BCD碼轉換成余3碼

余三碼與8421BCD碼相差3，即8431BCD碼加上0011即可得到余三碼。

?2.用74LS283設計一個4位二進制并行加/減法器

對于加法與減法通過外加一個功能選擇端M，當M=0實現(xiàn)加法器；當M=1實現(xiàn)減法器。

補充二進制的補碼：最高位符號位不變

正數(shù)的補碼為它本身，負數(shù)的補碼=數(shù)值逐位求反+1。

因此在M=1時，求其減數(shù)的補碼+1就可以，這里取反可以通過與1的異或來求取，＋1可以通過74LS283的進位置1來得到，因此其實現(xiàn)電路為：

4.3.5 數(shù)值比較器

4.3.6 奇偶發(fā)生/校驗器

總結

以上是生活随笔為你收集整理的《数字电子技术基础》4.3 若干常用的组合逻辑电路 学习笔记的全部內容，希望文章能夠幫你解決所遇到的問題。

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