今日接著給大家分享模擬版圖入門學習筆（六），前幾期的學習筆記如下：
集成電路模擬版圖入門-版圖基礎學習筆記（一）
集成電路模擬版圖入門-版圖基礎學習筆記（二）
集成電路模擬版圖入門-版圖基礎學習筆記（三）
集成電路模擬版圖入門-版圖基礎學習筆記（四）
集成電路模擬版圖入門-版圖基礎學習筆記（五）
另外大家也可以直接下載完成的源文件：模擬ic版圖設計資料
第四部分：版圖設計藝術
3.匹配
3.5電阻

3.匹配
3.5電阻–叉指結構

3.匹配
3.6電容
3.6.1電容匹配

右圖為一個電容中心版圖的布局。一片容性組由比率為1:2：4:8：16的電容組成，右圖的布局方法使全局誤差被均化。

3.7匹配規則
1)把匹配器件相互靠近放置;
2)使器件保持同一個方向;
3)選擇一個中間值作為你的根器件;
4)采用指狀交叉方式;
5)用虛設器件包圍起來;
6)四方交叉你的成對器件;
7)匹配你布線上的寄生參數
8)使每一樣東西都很對稱;
9)使差分布線一致;
10)使器件寬度一致;
11)總是與你的電路設計者交流;
12)注意鄰近的器件;
4.寄生效應
4.1寄生的產生
1)兩種材料之間會有寄生電容2)電流流過之處會有寄生電阻
3)高頻電路導線具有寄生電感
4)器件自身也有寄生效應
5)影響電路的速度，改變頻響特性
4.2寄生電容
1)金屬與襯底之間的平板電容
最重要的寄生問題
通過襯底耦合到其它電路上
2)金屬線之間的平板電容
3)金屬線之間的邊緣電容

4.2寄生電容
4)特定的工藝中，隨著金屬層次越高，最小寬度越大。M1離襯底最近，單位面積電容越大。M4走供電總線，M3用作二級供電，如下圖所示M2的寄生電容最小。

4.2寄生電容
4.2.1減小寄生電容的方法
寄生電容=金屬線寬X金屬長度X單位面積電容
1)敏感信號線盡量短
2)選擇高層金屬走線
最高層金屬，離襯底最遠，單位面積電容最小
3)敏感信號彼此遠離
4)不宜長距離一起走線
5)電路模塊上盡量不要走線
6)繞開敏感節點





4.6閂鎖效應

Latch up是指cmos晶片中,在電源powerVDD和地線CND之間由于寄生的PNP和NPN雙極性BJT相互影響而產生的一低阻抗通路,它的存在會使VDD和GND之間產生大電流。

Latchup最易產生在易受外部干擾的I/O電路處,也偶爾發生在內部電路。
3.隨著IC制造工藝的發展,封裝密度和集成度越來越高，產生Latch up的可能性會越來越大。

Latchup產生的過度電流量可能會使芯片產生永久性的破壞,Latchup的防范是ICLayout的最重要措施之一。

Latchup的原理分析(二)
**·**Q1為一垂直式PNPBJT,基極(base)是nwell,基極到集電極
(collector)的增益可達數百倍;Q2是一側面式的NPNBJT，基極為P substrate，到集電極的增益可達數十倍;Rwell是nwell的寄生
電阻;Rsub是substrate電阻。
**·**以上四元件構成可控硅(SCR)電路，當無外界干擾未引起觸發時，兩個BJT處于截止狀態，集電極電流是C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。
**·**當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發而導通，VDD至GND間形成低抗通路，Latch up由此而產生。





在這里插入圖片描述






以上就是關于集成電路模擬的入門分享，歡迎大家咨詢留言。

總結

以上是生活随笔為你收集整理的集成电路模拟版图入门-版图基础学习笔记（六）的全部內容，希望文章能夠幫你解決所遇到的問題。

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