第一章

???????? 1、控制復(fù)雜性的藝術(shù)：

?????????????????? A、抽象：管理復(fù)雜性的關(guān)鍵技術(shù)在于抽象即隱蔽不重要的細(xì)節(jié)

?????????????????? B、約束：對設(shè)計(jì)選擇的一種內(nèi)在限制，目的是為了可以更有效的在更高的抽象層

??????????????????????????? 次上工作

?????????????????? C、三條原則：

??????????????????????????? 層次化：一個(gè)系統(tǒng)劃分為模塊和子模塊

??????????????????????????? 模塊化：所有模塊有定義好的功能和借口

??????????????????????????? 規(guī)整化：模塊間尋求一致，這樣模塊易于被重新使用

????????????? 2、數(shù)字系統(tǒng)：

????????????? ???? 數(shù)的進(jìn)制、補(bǔ)碼

3、?? NM_L= V_IL – V_OL

? ??????? NM_H= V_OH– V_IH

4、什么是數(shù)字系統(tǒng)的靜態(tài)約束

靜態(tài)約束要求對于給定的有效邏輯輸入，每個(gè)電路元件應(yīng)該能產(chǎn)生有效的邏輯輸出。

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第二章

1、? 數(shù)字電路：

（1）一個(gè)或多個(gè)離散變量輸入端

（2）一個(gè)或多個(gè)離散變量輸出端

（3）功能規(guī)范描述輸入和輸出的關(guān)系

（4）時(shí)序規(guī)范描述當(dāng)輸入改變是輸出響應(yīng)的延遲。

一個(gè)包含離散電壓值輸入和輸出的模塊由節(jié)點(diǎn)和元件組成；節(jié)點(diǎn)是一段導(dǎo)線，通過電壓傳遞離散變量，分為輸入節(jié)點(diǎn)、輸出節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)；元件是帶有輸入、輸出、功能規(guī)范（描述輸入和輸出的關(guān)系）、時(shí)序規(guī)范（描述當(dāng)輸入改變時(shí)輸出響應(yīng)的延遲）的電路

2、組合電路：無記憶（只跟當(dāng)前輸入有關(guān)）

A、 每一個(gè)電路元件本身都是組合電路；

B、 每一個(gè)電路節(jié)點(diǎn)或者是一個(gè)電路的輸入，或者僅僅連接到一個(gè)電路元件的一個(gè)輸出端口

C、 電路不能包含回路：經(jīng)過電路的每條路徑最多只能經(jīng)過每個(gè)電路節(jié)點(diǎn)一次邏輯電路：

有記憶（和當(dāng)前輸入有關(guān)，跟以前的輸入也有關(guān)）

????????????? 一般而言所有不是組合電路的電路都可以稱為時(shí)序電路

A、 每一個(gè)電路元件是寄存器或組合電路

B、 至少有一個(gè)電路元件是寄存器

C、 所有寄存器接受同一個(gè)時(shí)鐘信號

D、 每一個(gè)環(huán)路至少包含一個(gè)寄存器

2、? 布爾表達(dá)式

???????? 或與式、與或式、最大項(xiàng)和最小項(xiàng)

最小項(xiàng)就是有若干積（“與”構(gòu)成了最小項(xiàng)，真值表相與取值為1的）的和（或）構(gòu)成。是與或式。

最大項(xiàng)就是有若干和（“或”構(gòu)成了最大項(xiàng)，真值表中相或取0的）的積（與）。是或與式。

4、X和Z

???????? 非法值X：符號X表示電路節(jié)點(diǎn)的值未知或未知，通常會(huì)發(fā)生在此節(jié)點(diǎn)同時(shí)被0或者1驅(qū)動(dòng)（稱之為競爭）

浮空值Z：符號Z表示節(jié)點(diǎn)既沒有被高電平驅(qū)動(dòng)也沒有被低電平驅(qū)動(dòng)。這個(gè)節(jié)點(diǎn)被稱為浮空，高阻態(tài)，或者高Z態(tài)

5、組合邏輯模塊

多路選擇器是一種最常用的組合邏輯電路。它從幾個(gè)可能的輸入中根據(jù)選擇信號的值來選擇一個(gè)作為輸出。見54頁例子2.12

譯碼器有N個(gè)輸入和2^N個(gè)輸出。它的每一個(gè)輸出都取決于輸入的組合。

6、時(shí)序

???????? 組合邏輯電路的時(shí)序特征包括傳輸延遲和最小延遲的特征

?????????????????? 傳輸延遲：

??????????????????????????? 輸入改變直到對應(yīng)的一個(gè)和多個(gè)輸出到達(dá)它們最終的值所經(jīng)歷的最長時(shí)間

?????????????????? 最小延遲（污染延遲）：

??????????????????????????? 當(dāng)一個(gè)輸入發(fā)生變化到任何一個(gè)輸出開始改變的最短時(shí)間

???????? 關(guān)鍵路徑（耗時(shí)最長），最短路徑（耗時(shí)最短）

毛刺：一個(gè)輸入信號的改變可能會(huì)導(dǎo)致多個(gè)輸出信號的改變。這被稱為毛刺或者沖突。

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第三章

1、? 鎖存器和觸發(fā)器

a)????????D鎖存器是電平敏感的，D觸發(fā)器是邊沿觸發(fā)的

?

?Latch：鎖存器???? Flop：觸發(fā)器

2、 有限狀態(tài)自動(dòng)機(jī)（必考）熟練掌握如何如何使用有限狀態(tài)機(jī)來設(shè)計(jì)數(shù)字系統(tǒng)包括編碼

Moore型有限狀態(tài)機(jī)的輸出僅僅取決于當(dāng)前的狀態(tài)

Mealy 型有限狀態(tài)機(jī)的輸出取決于當(dāng)前的狀態(tài)和輸入值

3、? 時(shí)序邏輯電路的時(shí)序

建立時(shí)間約束

保持時(shí)間約束

A、 動(dòng)態(tài)約束：動(dòng)態(tài)約束是指同步時(shí)序電路的輸入在時(shí)鐘沿附近的建立和維持孔徑時(shí)間內(nèi)必須保持穩(wěn)定。

B、 系統(tǒng)時(shí)序

C、 時(shí)鐘偏移

D、 亞穩(wěn)態(tài)

E、? 同步器

?

第四章

模擬階段，在模塊上加入輸入，并檢查輸出已驗(yàn)證模塊的操作是否正確。在綜合階段，將模塊的文字描述轉(zhuǎn)換成邏輯門。

三態(tài)緩沖器

?????????????????? moduletristate(input? [3:0] a,

?????????????? ??????????? ?input?? ??en,

?????????????? ??????output [3:0] y);

?? ????????????????????????????? assign y = en ? a: 4'bz;

endmodule

例 8’b11?? 的各部分含義以及存儲(chǔ)

1、? 時(shí)序邏輯

寄存器

可復(fù)位寄存器

帶使能端的寄存器

多寄存器

鎖存器

2、? 測試程序

測試程序是用于測試其他待測試模塊的硬件描述語言模塊。此程序包含了向待測試模塊提供輸入的語句，已測試是否產(chǎn)生了理想的正確輸出。輸入和期待的輸出模式成為測試向量。

1)????????被測元件實(shí)例化

2)????????形成激勵(lì)信號

3)????????輸出結(jié)果處理和預(yù)期結(jié)果比較

本章主要是代碼的書寫，應(yīng)注意

?

第五章

1、算數(shù)電路：

加法

減法：加法器求反加一

比較器：寄存器數(shù)據(jù)通路，復(fù)用器控制通路

2、數(shù)字系統(tǒng)：

定點(diǎn)數(shù)系統(tǒng)

3、存儲(chǔ)器陣列

可編程邏輯陣列（PLA）

現(xiàn)場可編程門陣列（FPGA）

?

用case語句可以實(shí)現(xiàn)計(jì)數(shù)器

Always@（posedge clk，posedgereset）

Begin

If（！reset）

Q<=0;

Else

?Q<=Q+1;

End

?

第六章

體系結(jié)構(gòu)前面部分幾節(jié)的概念

體系結(jié)構(gòu)設(shè)計(jì)準(zhǔn)則

Simplicity favors regularity簡單有助于歸整化

Make the common case fast加快常見功能

Smaller is faster越小設(shè)計(jì)越快

Good design demands good compromises好的設(shè)計(jì)需要折中

匯編語言

MIPS體系結(jié)構(gòu)中R/I/J指令差別

R-Type:???? registeroperands

I-Type:????? immediateoperand

J-Type:????? forjumping (we’ll discuss later)

?

第七章

微結(jié)構(gòu)前面部分的概念

單周期：每個(gè)指令都在單個(gè)周期內(nèi)執(zhí)行

多周期：每個(gè)指令被分解成一系列較短的步驟

流水線：每個(gè)指令被分解成一系列的步驟在一次執(zhí)行多個(gè)指令。

?

單周期處理器著重掌握，包括編碼

?

單周期mips處理器一個(gè)周期的步驟

1.取指令

2.從寄存器文件讀取源操作數(shù)

3.即時(shí)符號擴(kuò)展

4.存儲(chǔ)器地址的計(jì)算

5.從內(nèi)存中讀取數(shù)據(jù)，并把它寫回寄存器文件

6.確定的下一條指令的地址

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轉(zhuǎn)載于:https://www.cnblogs.com/dyllove98/p/3141322.html

總結(jié)

以上是生活随笔為你收集整理的硬件描述语言复习笔记的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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