No.1 Writing Testbenches, Functional Verification of HDL Models
by Janick Bergeron
本書主要以HDL（verilog/vhdl）為例，詳細(xì)講述了在IC DESIGN FLOW中
Verification 以及Test的設(shè)計思想、方法和技巧，涵概了測試的各個方面，
是目前進行IC設(shè)計的同仁們最為推薦的一本寶典！！
作者的個人網(wǎng)頁有詳細(xì)的介紹：
http://www.janick.bergeron.com/wtb/toc.html

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No.2 Priciples of Verifiable RTL Design, 2nd Ed.
by Lionel Bening & Harry Foster
比較早的介紹有關(guān)RTL Validation設(shè)計的寶典書籍，是原來HP的一位大牛撰寫的！
你可以到作者的網(wǎng)站看看，有相關(guān)的本書的設(shè)計范例以及script下載！如果想使
RTL設(shè)計非常的完美，保證你的后端設(shè)計一次成功的，這本書是不可缺少的。
http://home.comcast.net/~bening/povrd.htm

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No.3 A Practical Guide for Designing, Synthesizing, and Simulating ASI
Cs and FPGAs using VHDL or Verilog
（HDL Chip Design) by Douglas J. Smith
最為經(jīng)典的講述VHDL以及Verilog 設(shè)計的寶典書籍！設(shè)計范例涵蓋很多設(shè)計中經(jīng)常
用的設(shè)計模塊，堪稱IC設(shè)計的 “詞典”， 書中的很多范例都可以作為你設(shè)計應(yīng)用
中的IP進行應(yīng)用！！
http://www.doone.com/hdl_chip_des.html

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No.4 Advanced ASIC Chip Synthesis Using Synopsys Design Compiler and
PrimeTime
by Himanshu Bhatnagar CONEXANT, Newport Beach, CA, USA
迄今為止唯一的一本針對主流IC設(shè)計平臺工具，synopsys design compiler
以及primetime的設(shè)計流程 進行具體指導(dǎo)的寶典！參考本書你可以很快就可
以對RTLdesign flow 以及static timing analysis有很深的理解，設(shè)計功力
也會增加那么一點點了， 當(dāng)然還需要你勤加練習(xí)！

No.5 Reuse Methodology Manual for System-on-a-Chip Designs Third Edition
Edited by Michael Keating Synopsys, Inc., Mountain View, CA, USA
Pierre Bricaud Synopsys, Inc, CA, USA
進行SOC/IP 設(shè)計以及可重用設(shè)計的寶典書籍！是synopsys的一位牛牛寫的！
主要以mentor和synopssy的設(shè)計工具為流程，講述了SOC/IP可重用設(shè)計， 驗證設(shè)計的基本方法。

轉(zhuǎn)載于:https://www.cnblogs.com/Schenc/archive/2010/06/16/1759167.html

創(chuàng)作挑戰(zhàn)賽新人創(chuàng)作獎勵來咯，堅持創(chuàng)作打卡瓜分現(xiàn)金大獎

總結(jié)

以上是生活随笔為你收集整理的IC设计前端几本经典书籍的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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