No.1 Writing Testbenches, Functional Verification of HDL Models
by Janick Bergeron
本書主要以HDL（verilog/vhdl）為例，詳細講述了在IC DESIGN FLOW中
Verification 以及Test的設計思想、方法和技巧，涵概了測試的各個方面，
是目前進行IC設計的同仁們最為推薦的一本寶典！！
作者的個人網頁有詳細的介紹：
http://www.janick.bergeron.com/wtb/toc.html

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No.2 Priciples of Verifiable RTL Design, 2nd Ed.
by Lionel Bening & Harry Foster
比較早的介紹有關RTL Validation設計的寶典書籍，是原來HP的一位大牛撰寫的！
你可以到作者的網站看看，有相關的本書的設計范例以及script下載！如果想使
RTL設計非常的完美，保證你的后端設計一次成功的，這本書是不可缺少的。
http://home.comcast.net/~bening/povrd.htm

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No.3 A Practical Guide for Designing, Synthesizing, and Simulating ASI
Cs and FPGAs using VHDL or Verilog
（HDL Chip Design) by Douglas J. Smith
最為經典的講述VHDL以及Verilog 設計的寶典書籍！設計范例涵蓋很多設計中經常
用的設計模塊，堪稱IC設計的 “詞典”， 書中的很多范例都可以作為你設計應用
中的IP進行應用！！
http://www.doone.com/hdl_chip_des.html

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No.4 Advanced ASIC Chip Synthesis Using Synopsys Design Compiler and
PrimeTime
by Himanshu Bhatnagar CONEXANT, Newport Beach, CA, USA
迄今為止唯一的一本針對主流IC設計平臺工具，synopsys design compiler
以及primetime的設計流程 進行具體指導的寶典！參考本書你可以很快就可
以對RTLdesign flow 以及static timing analysis有很深的理解，設計功力
也會增加那么一點點了， 當然還需要你勤加練習！

No.5 Reuse Methodology Manual for System-on-a-Chip Designs Third Edition
Edited by Michael Keating Synopsys, Inc., Mountain View, CA, USA
Pierre Bricaud Synopsys, Inc, CA, USA
進行SOC/IP 設計以及可重用設計的寶典書籍！是synopsys的一位牛牛寫的！
主要以mentor和synopssy的設計工具為流程，講述了SOC/IP可重用設計， 驗證設計的基本方法。

轉載于:https://www.cnblogs.com/Schenc/archive/2010/06/16/1759167.html

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總結

以上是生活随笔為你收集整理的IC设计前端几本经典书籍的全部內容，希望文章能夠幫你解決所遇到的問題。

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