1、 【問題】Pin Planner 的使用問題：在QuartusII 7.2 ，時序仿真都通過，但是，一旦使用Pin Planner設(shè)定引腳后，時序仿真就發(fā)生變化，與功能仿真結(jié)果不一致，不是理想的結(jié)果。使用Pin Planner時要注意些什么問題呢？ 【解答】如果在沒有設(shè)定引腳時就進(jìn)行時序仿真，那么在后仿真就會不準(zhǔn)確。因為當(dāng)設(shè)定引腳以后，需要重新進(jìn)行布局布線，這和沒有設(shè)定引腳是不同的，因此，布線的改變自然會影響到時序的改變。通常的做法是：先做好所有的設(shè)定，生成網(wǎng)表文件和延時文件，再加上激勵文件進(jìn)行仿真，這個時候的仿真結(jié)果是最接近實際情況的。通常的pin設(shè)定沒有特定要求，差分信號是成對的。所以請不要搞錯。時鐘信號盡量使用專用的時鐘引腳；普通I/O沒有什么限制，做好時序約束就可以了。 2、
【問題】怎樣配置cyclone FPGA的管腳功能？ 【解答】FPGA芯片的引腳分為好多類，有通用IO，有時鐘網(wǎng)絡(luò)，有復(fù)位網(wǎng)絡(luò)，這些引腳的具體功能是在布線時由用戶選擇的。你可以自由的配置這些引腳的功能，但最好根據(jù)芯片的數(shù)據(jù)手冊進(jìn)行選擇，如將時鐘配置到專用時鐘引腳上，將復(fù)位配置到專用復(fù)位引腳上，否則會影響最終的布線結(jié)果。 3、 【問題】分配fpga管腳時該怎么選擇，引腳有什么屬性需要考慮，quartus2中引腳有幾個屬性：Reserved，Group，I/O Bank,Vref Group,I/O standard( 3.3-V LVTTL(default) )分別是什么意思，要怎么設(shè)置？ 【解答】首先說IO standard：這個是用于支持對應(yīng)不同的電平標(biāo)準(zhǔn)。FPGA IO口的電壓由IO bank上的VCC引入。一個bank上引入3.3V TTL電平，那么此時整個bank上輸出3.3V的TTL電平。設(shè)置這個第一是為了和current strength一起計算功率。第二個是用于在IO口上加載正確的上拉/下拉電阻。只要你設(shè)置完成，Quartus會按照你的電平標(biāo)準(zhǔn)自動布線。
第二是IO Bank：你在quartus pin planner 的top view下右鍵然后點(diǎn)擊 show IO banks，這個時候就會看到FPGA的管腳被幾種顏色劃分開了。一種顏色下的IO口代表一組bank。你在吧管腳的location約束完成以后。IO Bank會自動填充完畢的。
第三是Group：Group就是你所輸出的信號的名字啦。比如你有一組信號叫cnt。你對cnt的某一根賦值，那么。。這里的Group會自動填充為cnt 。
第四是Reserved：這個是對管腳內(nèi)部的IO邏輯進(jìn)行約束的，你在下面可以看到一些值。介紹幾個吧。bidrectional：雙向，tri-state:三態(tài)等等。這個約束的是FPGA在IO端的輸入輸出區(qū)域的邏輯。比如你選擇tri-state。那么這個時候，在你IO口前部的IO區(qū)，quartus會自動給你生成一個三態(tài)門。
第五個是Vref Group：這個Group是bank內(nèi)部的細(xì)分區(qū)域，因為一個bank可能多達(dá)60個腳。為了快速定位，你可以利用這個vref group來找到某個管腳。（這個是非修改屬性）無法修改。 4、 【問題】我的理解：IO standard是根據(jù)你所要輸入的電平來設(shè)置，Group是根據(jù)所分配的信號端口自動確定，而每個引腳的IO Bank本身已經(jīng)確定！ 另外，分配的引腳所屬的IO Bank不同有關(guān)系嗎？引腳的分配除了要考慮專用引腳和用戶引腳的區(qū)別外，還要考慮什么因素？ 【解答】理解是正確的，另外，跨越IO bank的信號沒有問題。只是注意跨bank的電平是否一致即可。對于跨IO bank的延遲對于FPGA而言沒有多少延遲。管腳分配呢，你可以看一下quartus里面pin planner內(nèi)部那張 top view對于每個管腳的說明。大多數(shù)管腳是可以當(dāng)做普通IO使用的。只是有些特殊要求的時候。只可以使用對應(yīng)的IO，比如差分輸入，高時鐘輸入等等。這個是要參照對應(yīng)器件的IO 手冊來決定的。而且對應(yīng)的設(shè)計大多數(shù)的器件生產(chǎn)商都會給出參考設(shè)計。里面包括了IO的設(shè)計，pcb的設(shè)計以及內(nèi)部程序端口的約束。所以具體問題具體分析。 5、 【問題】什么是鎖相環(huán)（PLL）？鎖相環(huán)的工作原理是什么？鎖相環(huán)電路對硬件電路連接有什么要求？
【解答】鎖相環(huán)是一種反饋電路，其作用是使得電路上的時鐘和某一外部時鐘的相位同步。PLL通過比較外部信號的相位和由壓控晶振（VCXO）的相位來實現(xiàn)同步的，在比較的過程中，鎖相環(huán)電路會不斷根據(jù)外部信號的相位來調(diào)整本地晶振的時鐘相位，直到兩個信號的相位同步。

在數(shù)據(jù)采集系統(tǒng)中，鎖相環(huán)是一種非常有用的同步技術(shù)，因為通過鎖相環(huán)，可以使得不同的數(shù)據(jù)采集板卡共享同一個采樣時鐘。因此，所有板卡上各自的本地80MHz和20MHz時基的相位都是同步的，從而采樣時鐘也是同步的。因為每塊板卡的采樣時鐘都是同步的，所以都能嚴(yán)格地在同一時刻進(jìn)行數(shù)據(jù)采集。

通過鎖相環(huán)同步多塊板卡的采樣時鐘所需要的編程技術(shù)會根據(jù)您所使用的硬件板卡的不同而不同。對于基于PCI總線的產(chǎn)品（M系列數(shù)據(jù)采集卡，PCI數(shù)字化儀等），所有的同步都是通過RTSI總線上的時鐘和觸發(fā)線來實現(xiàn)的；這時，其中一塊版板卡會作為主卡并且輸出其內(nèi)部時鐘，通過RTSI線，其他從板卡就可以獲得這個用于同步的時鐘信號，對于基于PXI總線的產(chǎn)品，則通過將所有板卡的時鐘于PXI內(nèi)置的10MHz背板時鐘同步來實現(xiàn)鎖相環(huán)同步的。關(guān)于更多的不同儀器的鎖相環(huán)技術(shù)，請點(diǎn)擊下面相關(guān)的連接。

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總結(jié)

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